互补金属氧化物半导体双模环形计数器

摘要：

一种数字延迟发生装置，它基于多个单元的串联配置，其中各单元具有一个第一输入端、一个第二输入端和一个输出端，第一输入端用于接收单相时钟信号，第二输入端用于接收可延迟的信号，以向其通知一个单元延迟，输出端用于输出如此延迟的信号。各单元包括一个串联连接的晶体管堆，各不同的单元还包括另外一些晶体管装置，用于接收旁路控制信号。这些另外的晶体管装置设置得用于使其在旁路控制信号的控制下有效地将一个或多个单元旁路,从而缩短总的量化延迟。特别地,这些多个不同的单元在所述元件串中形成一个邻接的对，所述晶体管装置在各晶体管堆的相对的两侧的有关串联晶体管中受时钟信号控制的各晶体管之上有效地形成相应的晶体管旁路。

专利类型：发明专利

申请/专利号：CN99803758.3

申请日期：1999-11-03

公开/公告号：CN1292948

公开/公告日：2001-04-25

主分类号：H03K23/66

申请/专利权人:皇家菲利浦电子有限公司

发明/设计人:王振华

主申请人地址:荷兰艾恩德霍芬

专利代理机构:中国专利代理(香港)有限公司

代理人:张志醒

国别省市代码:荷兰;NL

权利要求：

权利要求书1．一种数字延迟发生装置，它基于多个单元的串联配置，其中各单元具有一个第一输入端、一个第二输入端和一个输出端，第一输入端用于接收单相时钟信号，第二输入端用于接收可延迟的信号，以向其通知一个单元延迟，输出端用于输出如此延迟的信号，各单元包括一个串联连接的晶体管堆，其中各不同的单元还包括另外一些晶体管装置，用于接收旁路控制信号，所述另外的晶体管装置设置得用于使其在旁路控制信号的控制下有效地将一个或多个单元旁路，从而缩短总的量化延迟，其特征在于，所述多个不同的单元在所述元件串中形成一个邻接的对，所述晶体管装置在各晶体管堆的相对的两侧的有关串联晶体管中受时钟信号控制的各晶体管之上有效地形成相应的晶体管旁路。