分频器电路和数字锁相环电路

摘要：

分频器电路和包括它的数字ＰＬＬ电路，能够抑制输出信号中的抖动，包括第一电路模块，它用输入信号作为参考时钟信号驱动串联的Ｄ－ＦＦ，并用由分频率确定信号选择的分频率对输入信号分频，产生第一分频信号；用第一分频信号作为参考时钟信号，驱动串联的Ｄ－ＦＦ的第二电路模块，和根据第二电路模块的Ｄ－ＦＦ的输出和分频率选择信号产生一个分频率确定信号的ＯＲ电路。

专利类型：发明专利

申请/专利号：CN98119518.0

申请日期：1998-09-16

公开/公告号：CN1215257

公开/公告日：1999-04-28

主分类号：H03L7/08

申请/专利权人:索尼公司

发明/设计人:西山清一

主申请人地址:日本东京都

专利代理机构:中国专利代理(香港)有限公司

代理人:李亚非% 陈景峻

国别省市代码:日本;JP

权利要求：

1．一个分频器电路包括：包括多个串联的存储电路并被形成分频器的第一分频器，根据作为参考时钟信号的一个输入信号驱动，并通过由分频率确定信号所选择的一个分频率对所述输入信号分频，以产生第一分频信号；包括多个串联的存储电路并被形成分频器的第二分频器，根据作为参考时钟信号的所述第一分频信号驱动，并通过对应于所述串联的存储电路数的分频率对所述第一分频信号分频，以产生第二分频信号；和一个分频率确定设备，用于根据所述第二分频器的所述存储电路的输出，产生所述分频率确定信号。