PLL电路和降PLL电路噪声的装置

摘要：

分频器输出ａ２送到ＤＦＦ９的输入端，输入到分频器７的时钟ａ１由反相器１１反相后送到ＤＦＦ９的Ｃ输入端。分频器输出ｂ２送到ＤＦＦ１０的Ｄ输入端，输入到分频器８的时钟ｂ１由反相器１２反相后送到ＤＦＦ１０的Ｃ输入端。ＤＦＦ９的Ｑ输出和ＤＦＦ１０的Ｑ输出送到相位比较器１分别作为输出信号ａ３和输出信号ｂ３。按此方式，分频器输出ａ２和ｂ２在滞后输入时钟ａ１和ｂ１半周期处送到相位比较器１作为输出信号ａ３和ｂ３。

专利类型：发明专利

申请/专利号：CN96121331.0

申请日期：1996-12-14

公开/公告号：CN1162871

公开/公告日：1997-10-22

主分类号：H03L7/08

申请/专利权人:日本电气株式会社

发明/设计人:市原正贵

主申请人地址:日本东京都

专利代理机构:中国专利代理(香港)有限公司

代理人:邹光新% 董江雄

国别省市代码:日本;JP

权利要求：

一种ＰＬＬ电路包括：压控振荡装置，用于产生并输出相应输入控制电压的频率的信号；分频装置，由所说压控振荡装置的输出信号的前沿和后沿中的任一个进行触发，用于对所说压控振荡装置的所说输出信号进行分频；触发装置，由所说压控振荡器装置的所说输出信号的没有被用作所说分频器装置的触发脉冲触发的前沿和后沿之一进行触发，用于得到并输出所说分频装置的所说输出信号；参考时钟产生装置，用于产生参考频率的参考时钟；以及相位比较装置，用于输出相应所说触发装置的输出信号和所说参考时钟之间的相位差的电压。