一种D触发器及通用电路
本发明公开了一种D触发器及通用电路，涉及时序控制领域，设置有从触发器、主触发器以及第一至第三开关；从触发器接收电平信号，第一开关连通从触发器的时钟控制端和电源，从触发器根据电平信号的电平状态输出第一反相信号给第二开关和输出第一正相信号给第三开关；这两个开关也受时钟信号控制，并在导通时传输相应信号给主触发器；主触发器作为D触发器的输出，根据这两个信号生成第二正相信号和第二反相信号并输出。由于只有三个开关受时钟信号控制，在保证整个D触发器的功能正常实现的前提下，显著减少了D触发器中受时钟信号控制的元件个数，降低了动态功耗；另外，由于未使用时钟信号的反相信号，还避免了时钟偏差。
发明专利
CN202311768267.0
2023-12-20
CN117691971A
2024-03-12
H03K3/3562(2006.01)
上海集成电路研发中心有限公司
薛盘斗;杨海玲
201210 上海市浦东新区张江高科技园区高斯路497号
北京集佳知识产权代理有限公司
马德胜
上海;31
1.一种D触发器，其特征在于，包括： 从触发器、主触发器、第一开关、第二开关和第三开关； 所述从触发器的输入端接收电平信号，所述从触发器的第一输出端与所述第二开关的第一端连接，第二输出端与所述第三开关的第一端连接，时钟控制端与所述第一开关的第一端连接，所述从触发器用于从第一输出端输出与所述电平信号的电平状态相反的第一反相信号，并从第二输出端输出与所述电平信号的电平状态相同的第一正相信号； 所述主触发器的第一输入端与所述第二开关的第二端连接，第二输入端与所述第三开关的第二端连接，所述主触发器用于从第一输出端输出与所述电平信号的电平状态相同的第二正相信号，并从第二输出端输出与所述电平信号的电平状态相反的第二反相信号； 所述第一开关的第二端与电源连接，所述第一开关的控制端、所述第二开关的控制端和所述第三开关的控制端均与所述D触发器的时钟信号路径连接；其中，所述第二开关和所述第三开关的通断状态相同，所述第一开关和所述第二开关的通断状态相反。 2.如权利要求1所述的D触发器，其特征在于，所述从触发器包括： 第一采集电路、第一反相输出电路和第一正相输出电路； 所述第一采集电路的第一输入端接收所述电平信号，第二输入端与所述第一开关的第一端连接，输出端与所述第一反相输出电路的输入端连接，所述第一采集电路用于输出所述电平信号； 所述第一反相输出电路的输出端作为所述从触发器的第一输出端，并与所述第一正相输出电路的输入端连接； 所述第一反相输出电路用于输出所述第一反相信号； 所述第一正相输出电路用于输出所述第一正相信号。 3.如权利要求2所述的D触发器，其特征在于，所述第一采集电路包括： 第四开关、第五开关、第六开关和第七开关； 所述第四开关的第一端与所述第一开关的第一端连接，第二端与所述第五开关的第一端连接且连接的公共端分别连接所述第六开关的控制端和所述第七开关的控制端； 所述第五开关的第二端接地，控制端与所述第四开关的控制端连接且连接的公共端作为所述第一采集电路的第一输入端； 所述第六开关的第一端与所述第一开关的第一端连接，第二端与所述第七开关的第一端连接且连接的公共端作为所述第一采集电路的输出端；所述第七开关的第二端接地； 其中，所述第四开关和所述第六开关为低电平导通，所述第五开关和所述第七开关为高电平导通。 4.如权利要求3所述的D触发器，其特征在于，所述第四开关和所述第六开关为PMOS管，所述第五开关和所述第七开关为NMOS管。 5.如权利要求2所述的D触发器，其特征在于，所述第一反相输出电路包括： 第八开关和第九开关； 所述第八开关的第一端与电源连接，所述第八开关的第二端与所述第九开关的第一端连接，且连接的公共端作为所述第一反相输出电路的输出端； 所述第八开关的控制端与所述第九开关的控制端连接，且连接的公共端作为所述第一反相输出电路的输入端；所述第九开关的第二端接地； 其中，所述第八开关为低电平导通，所述第九开关为高电平导通。 6.如权利要求5所述的D触发器，其特征在于，所述第八开关为PMOS管，所述第九开关为NMOS管。 7.如权利要求2所述的D触发器，其特征在于，所述第一正相输出电路包括： 第十开关和第十一开关； 所述第十开关的第一端与电源连接，所述第十开关的第二端与所述第十一开关的第一端连接，且连接的公共端作为所述第一正相输出电路的输出端； 所述第十开关的控制端与所述第十一开关的控制端连接，且连接的公共端作为所述第一正相输出电路的输入端；所述第十一开关的第二端接地； 其中，所述第十开关为低电平导通，所述第十一开关为高电平导通。 8.如权利要求1所述的D触发器，其特征在于，所述主触发器具体用于： 判断所述第一正相信号的电平状态与所述主触发器上一次输出的所述第二正相信号的电平状态是否相同，并判断所述第一反相信号的电平状态与所述主触发器上一次输出的所述第二反相信号的电平状态是否相同； 若任一为是，则输出与上一次输出相同的第二正相信号和第二反相信号； 若均为否，则输出与上一次输出相反的第二正相信号和第二反相信号。 9.如权利要求1所述的D触发器，其特征在于，所述第一开关为PMOS，所述第二开关和所述第三开关均为NMOS。 10.如权利要求1至9任一项所述的D触发器，其特征在于，所述主触发器包括： 第二采集电路、第三采集电路、第二正相输出电路和第二反相输出电路； 所述第二采集电路的第一输入端接收所述第一反相信号，第二输入端接收所述第二正相信号，所述第二采集电路用于根据所述第一反相信号和所述第二正相信号输出第三正相信号； 所述第三采集电路的第一输入端接收所述第一正相信号，第二输入端接收所述第二反相信号，第三输入端接收所述第三正相信号，所述第三采集电路用于根据所述第一正相信号、所述第二反相信号和所述第三正相信号输出第三反相信号； 所述第二正相输出电路的输出端作为所述主触发器的第一输出端，并与所述第二反相输出电路的输入端连接； 所述第二正相输出电路用于输出所述第二正相信号； 所述第二反相输出电路用于输出所述第二反相信号。 11.如权利要求10所述的D触发器，其特征在于，所述第二采集电路包括： 第十二开关、第十三开关、第十四开关和第十五开关； 所述第十二开关的第一端与电源连接，第二端与所述第十三开关的第一端连接，控制端与所述第十五开关的控制端连接且连接的公共端作为所述第二采集电路的第一输入端； 所述第十三开关的第二端与所述第十四开关的第二端连接，且连接的公共端作为所述第二采集电路的输出端； 所述第十四开关的第二端与所述第十五开关的第一端连接，所述第十五开关的第二端接地； 所述第十三开关的控制端和所述第十四开关的控制端均作为所述第二采集电路的第二输入端； 其中，所述第十二开关和所述第十三开关为低电平导通，所述第十四开关和所述第十五开关为高电平导通。 12.如权利要求11所述的D触发器，其特征在于，所述第十二开关和所述第十三开关为PMOS管，所述第十四开关和所述第十五开关为NMOS管。 13.一种通用电路，其特征在于，包括通用电路本体，还包括如权利要求1至12任一项所述的D触发器； 所述D触发器设置在所述通用电路本体中。