DPLL电路及其操作方法和用于频率锁定的方法

摘要：

公开了一种数字锁相环(DPLL)电路及其操作方法和用于频率锁定的方法。该DPLL电路包括：用于基于参考时钟与反馈时钟之间的相位误差生成多位码的时间数字转换器(TDC)、耦接至TDC的数字环路滤波器(DLF)、耦接至DLF并且用于生成可转换为反馈时钟的输出信号的数控振荡器(DCO)电路、以及耦接至DCO电路的输入端的逻辑部件。逻辑部件用于：响应于检测到DPLL电路的通电，触发开关以将DLF与DCO电路解耦；根据参考时钟确定目标频率；测量反馈时钟的频率；以及基于每次迭代期间的频率而向DCO电路的输入端迭代地生成数字位集合，该数字位集合使该频率逐次地向目标频率会聚。

专利类型：发明专利

申请/专利号：CN202310289940.6

申请日期：2023-03-23

公开/公告号：CN116805876A

公开/公告日：2023-09-26

主分类号：H03L7/099(2006.01)

申请/专利权人:赛普拉斯半导体公司

发明/设计人:阿夫里·哈鲁什

主申请人地址:美国加利福尼亚州

专利代理机构:北京集佳知识产权代理有限公司

代理人:谢琳

国别省市代码:美国;US

权利要求：

1.一种数字锁相环DPLL电路，包括： 时间数字转换器TDC，其用于基于所述DPLL电路的参考时钟与反馈时钟之间的相位误差来生成多位码； 数字环路滤波器DLF，其被耦接至所述TDC； 数控振荡器DCO电路，其被耦接至所述DLF并且用于生成能够转换为所述反馈时钟的输出信号；以及 逻辑部件，其被耦接在所述DPLL电路的输入端与输出端之间，并且被耦接至所述DCO电路的输入端，所述逻辑部件用于： 响应于检测到所述DPLL电路的通电，触发开关以将所述DLF与所述DCO电路解耦； 根据所述参考时钟确定目标频率； 测量所述反馈时钟的频率；以及 基于所述反馈时钟在每次迭代期间的频率，向所述DCO电路的输入端迭代地生成数字位集合，所述数字位集合使所述反馈时钟的频率逐次地向所述目标频率会聚。 2.根据权利要求1所述的DPLL电路，还包括反馈分频器，所述反馈分频器用于通过用整数值减小所述DCO电路的输出的频率，来生成所述反馈时钟。 3.根据权利要求1所述的DPLL电路，其中，所述逻辑部件还用于在每次连续迭代中： 将来自先前迭代的反馈时钟的频率变化分频一半，以生成更新的频率；以及 在所述数字位集合中对所述更新的频率进行编码。 4.根据权利要求1所述的DPLL电路，其中，所述逻辑部件还用于： 检测满足所述目标频率的阈值百分比的频率； 向所述DLF提供最终码，所述最终码包括在满足所述目标频率的阈值百分比的情况下、在最终迭代期间生成的所述数字位集合； 触发所述开关以将所述DLF和所述DCO电路重新耦接；以及 进行中断所述逻辑部件的操作和将所述逻辑部件与所述DCO电路解耦中之一。 5.根据权利要求4所述的DPLL电路，其中，在所述DPLL电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，所述DLF将在初始滤波中使用从所述逻辑部件接收的所述最终码。 6.根据权利要求1所述的DPLL电路，其中，所述逻辑部件还用于： 检测固定次数的迭代的完成； 向所述DLF提供最终码，所述最终码包括在所述固定次数的迭代的最终迭代期间生成的数字位集合； 触发所述开关以将所述DLF和所述DCO电路重新耦接；以及 进行中断所述逻辑部件的操作和将所述逻辑部件与所述DCO电路解耦中之一。 7.根据权利要求6所述的DPLL电路，其中，在所述DPLL电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，所述DLF将在初始滤波中使用从所述逻辑部件接收的最终码。 8.根据权利要求1所述的DPLL电路，其中，所述DCO电路包括多位电流数模转换器。 9.一种用于频率锁定的方法，包括： 响应于检测到数字锁相环DPLL电路的通电，使所述DPLL电路的数字环路滤波器DLF与数控振荡器DCO电路解耦； 根据输入到所述DPLL电路的参考时钟来确定目标频率； 对所述DPLL电路的反馈时钟的频率进行测量；以及 基于所述反馈时钟在每次迭代期间的频率，向所述DCO电路的输入端迭代地生成数字位集合，所述数字位集合使所述反馈时钟的频率逐次地向所述目标频率会聚。 10.根据权利要求9所述的方法，还包括通过将所述DCO电路的输出的频率除以整数值来生成所述反馈时钟。 11.根据权利要求9所述的方法，还包括在每次连续迭代中： 将来自先前迭代的反馈时钟的频率变化分频一半，以生成更新的频率；以及 在所述数字位集合中对所述更新的频率进行编码。 12.根据权利要求9所述的方法，还包括： 检测满足所述目标频率的阈值百分比的频率； 向所述DLF提供最终码，所述最终码包括在满足所述目标频率的阈值百分比的情况下、在最终迭代期间生成的数字位集合； 使所述DLF重新耦接至所述DCO电路；以及 中断所述迭代地生成的操作。 13.根据权利要求12所述的方法，还包括在所述DPLL电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述DLF在初始滤波中使用所述最终码。 14.根据权利要求9所述的方法，还包括： 检测固定次数的迭代的完成； 向所述DLF提供最终码，所述最终码包括在所述固定次数的迭代的最终迭代期间生成的数字位集合； 使所述DLF重新耦接至所述DCO电路；以及 中断所述迭代地生成的操作。 15.根据权利要求14所述的方法，还包括在所述DPLL电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述DLF在初始滤波中使用所述最终码。 16.根据权利要求9所述的方法，其中，所述DCO电路包括多位电流数模转换器。 17.一种操作数字锁相环DPLL电路的方法，所述DPLL电路包括时间数字转换器TDC、耦接至所述TDC的数字环路滤波器DLF、耦接至所述DLF的数控振荡器DCO电路以及耦接在所述DCO电路与所述DPLL电路的输入端之间的逐次逼近SAR逻辑部件，所述操作DPLL电路的方法包括： 由所述TDC基于所述DPLL电路的参考时钟与反馈时钟之间的相位误差来生成多位码； 由所述DLF对所述多位码进行数字滤波以生成经滤波的多位码；以及 由所述SAR逻辑部件执行多个操作，所述多个操作包括： 响应于检测到所述DPLL电路的通电，触发开关以将所述DLF与所述DCO电路解耦； 根据所述参考时钟确定目标频率； 测量所述反馈时钟的频率；以及 基于所述反馈时钟在每次迭代期间的频率，向所述DCO电路的输入端迭代地生成数字位集合，所述数字位集合使所述反馈时钟的频率逐次地向所述目标频率会聚。 18.根据权利要求17所述的方法，其中，所述DPLL电路还包括分频器，所述方法还包括通过所述分频器将所述DCO电路的输出的频率除以整数值来生成所述反馈时钟。 19.根据权利要求17所述的方法，其中，所述多个操作还包括：在每次连续迭代中： 将来自先前迭代的反馈时钟的频率变化分频一半，以生成更新的频率；以及 在所述数字位集合中对所述更新的频率进行编码。 20.根据权利要求17所述的方法，其中，所述多个操作还包括： 检测满足所述目标频率的阈值百分比的频率， 向所述DLF提供最终码，所述最终码包括在满足所述目标频率的阈值百分比的情况下、在最终迭代期间生成的数字位集合， 触发所述开关以将所述DLF与所述DCO电路重新耦接，以及 进行中断所述SAR逻辑部件的操作和将所述SAR逻辑部件与所述DCO电路解耦中之一；以及 其中，所述方法还包括在所述DPLL电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述DLF在初始滤波中使用从所述SAR逻辑部件接收的最终码。 21.根据权利要求17所述的方法，其中，所述多个操作还包括： 检测固定次数的迭代的完成， 向所述DLF提供最终码，所述最终码包括在所述固定次数的迭代的最终迭代期间生成的数字位集合， 触发所述开关以将所述DLF与所述DCO电路重新耦接，以及 进行中断所述SAR逻辑部件的操作和将所述SAR逻辑部件与所述DCO电路解耦中之一；以及 其中，所述方法还包括在所述DPLL电路开始完成相对于所述参考时钟的相位和频率锁定的情况下，由所述DLF在初始滤波中使用从所述SAR逻辑部件接收的最终码。