10bits SAR ADC电路架构
本公开提供一种10bits SAR ADC电路架构，包括：第一开关SW1，用于在模拟信号输入端和地之间进行切换；DAC模块，连接至第一开关，用于对模拟输入信号进行采样和逐次逼近处理得到第一信号；比较器，正输入端与所述DAC模块相连并接收所述第一信号，负输入端输入参考信号，所述比较器被配置成根据所述第一信号与所述参考信号的大小关系生成第二信号；第二开关SW2，连接于DAC模块和参考信号输入端之间；控制逻辑模块，与所述比较器的输出端相连，用于根据所述第二信号得控制所述DAC模块对所述模拟输入信号进行采样和逐次逼近处理以控制所述所述第一信号最终与参考信号的值相等，完成模拟输入信号的量化。
发明专利
CN202310193708.2
2023-02-23
CN116208164A
2023-06-02
H03M1/46(2006.01)
中国科学院半导体研究所
李文昌;祝少良
100083 北京市海淀区清华东路甲35号
中科专利商标代理有限责任公司
张博
北京;11
1.一种10bits SAR ADC电路架构，包括： 第一开关SW1，用于在模拟信号输入端和地之间进行切换； DAC模块，连接至第一开关，用于对模拟输入信号进行采样和逐次逼近处理得到第一信号； 比较器，正输入端与所述DAC模块相连并接收所述第一信号，负输入端输入参考信号，所述比较器被配置成根据所述第一信号与所述参考信号的大小关系生成第二信号； 第二开关SW2，连接于DAC模块和参考信号输入端之间； 控制逻辑模块，与所述比较器的输出端相连，用于根据所述第二信号得控制所述DAC模块对所述模拟输入信号进行采样和逐次逼近处理以控制所述所述第一信号最终与参考信号的值相等，完成模拟输入信号的量化。 2.根据权利要求1所述的10bits SARADC电路架构，DAC模块包括包括采样电容单元和量化器单元，其中，所述采样电容单元用于对模拟输入信号进行采样，所述量化器单元用于在所述控制逻辑模块的控制下控制采样电容单元的采样和电荷再分配。 3.根据权利要求2所述的10bits SAR ADC电路架构，所述采样电容单元包括自左向右并联设置的五个电容组成的电容阵列，五个电容分别为8C0、4C0、2C0、C0、C0，C0为单位电容，其中： 每个电容的一端连接至比较器的正输入端，每个电容的另一端能够分别通过五个开关与模拟信号输入端相连并对模拟输入信号进行采样；每个电容的另一端还能通过上述五个开关连接至参考信号输入端。 4.根据权利要求3所述的10bits SAR ADC电路架构，在逐次逼近处理时，最右侧电容C0接地，其他电容8C0、4C0、2C0、C0逐次连接到基准电压VREF，通过比较器比较得到高5位数字码。 5.根据权利要求3所述的10bits SAR ADC电路架构，所述量化器单元包括多个串联的电阻组成的电阻阵列，电阻阵列一端连接至参考电压输入端，使得参考电压VREF能够被电阻阵列分压，且每个电阻的两端均能够通过对应的开关连接至最右侧电容电容C0。 6.根据权利要求5所述的10bits SAR ADC电路架构，基准电压VREF被包括64个电阻的电阻阵列分压，电阻阵列能够通过开关被划分为2等分、4等分、8等分、16等分、32等分，从而对应得到5个子基准电压，开关S6～S69在控制逻辑模块控制下，将需要的子基准电压与电容C0连接，从而逐次比较得到低5位数字码。 7.根据权利要求1所述的10bits SAR ADC电路架构，比较器采用多级级联的方式，包括四个依次相连的运算放大器组成的四级前置预放大器和一个锁存器。 8.根据权利要求7所述的10bits SAR ADC电路架构，比较器通过四级前置预放大器将输入的信号适当放大至锁存器所能识别的最小电压，最后由锁存器将放大后的信号快速建立至逻辑高低电平。 9.根据权利要求7所述的10bits SAR ADC电路架构，四个运算放大器采用相同结构，采用NMOS差分对管M1、M2输入差分信号，M3～M6管作为负载。