D型完全不同的高速静态置位-复位触发器

摘要：

本公开提供一种电路(100)。所述电路包含第一主级(102)、第二主级(112)、第一从级(106)及第二从级(116)。所述第一主级(102)包含数据输入线(datain)。所述第二主级(112)包含反相数据输入线(datain_bar)。所述第一从级耦合到所述第一主级的输出。所述第二从级耦合到所述第二主级的输出。所述第一从级在时钟周期(clock)的上升边缘期间生成输出信号(dataout)。所述第二从级在所述时钟周期的所述上升边缘期间生成经反相输出信号(dataout_bar)。所述输出信号与所述经反相输出信号同时可用。

专利类型：发明专利

申请/专利号：CN202280039141.7

申请日期：2022-06-03

公开/公告号：CN117413463A

公开/公告日：2024-01-16

主分类号：H03K3/037(2006.01)

申请/专利权人:新思科技有限公司

发明/设计人:P·贾达夫;M·麦克马纳斯

主申请人地址:美国加利福尼亚州

专利代理机构:北京律盟知识产权代理有限责任公司

代理人:章蕾

国别省市代码:美国;US

权利要求：

1.一种电路，其包括： 第一主级，其包括数据输入线； 第二主级，其包括反相数据输入线； 第一从级，其耦合到所述第一主级的输出；及 第二从级，其耦合到所述第二主级的输出，其中所述第一从级经配置以在时钟周期的上升边缘期间生成输出信号，并且所述第二从级经配置以在所述时钟周期的所述上升边缘期间生成经反相输出信号，且其中所述输出信号与所述经反相输出信号同时可用。 2.根据权利要求1所述的电路，其中所述第一主级包括第一反相器，所述第一反相器具有连接到所述数据输入线的输入端及连接到第二反相器的输出端，且其中所述第二主级包括第三反相器，所述第三反相器具有连接到所述反相数据输入线的输入端及连接到第四反相器的输出端。 3.根据权利要求2所述的电路，其中所述第二反相器及所述第四反相器具有置位/复位功能性。 4.根据权利要求2所述的电路，其中所述第二反相器包括： 第一晶体管，其由置位信号栅控；及第二晶体管，其由复位信号栅控。 5.根据权利要求1所述的电路，其进一步包括： 第一反馈电路，其耦合在所述第一主级与所述第二主级之间；及 第二反馈电路，其耦合在所述第一从级与所述第二从级之间。 6.根据权利要求5所述的电路，其中所述第一反馈电路包括第一反相器及第二反相器，其中所述第一反相器具有连接到所述第二反相器的输出端的输入端，并且所述第二反相器具有连接到所述第一反相器的输出端的输入端。 7.根据权利要求1所述的电路，其中所述第一主级包括第一反相器及第二反相器，且其中所述第一反相器是三态反相器。 8.根据权利要求7所述的电路，其中所述三态反相器包括第一n型晶体管、第二n型晶体管、第一p型晶体管及第二p型晶体管；且其中所述第一p型晶体管的栅极耦合到所述数据输入线，所述第二p型晶体管的栅极耦合到时钟信号的反相，所述第一n型晶体管的栅极耦合到所述时钟信号，并且所述第二n型晶体管的栅极耦合到所述数据输入线。 9.根据权利要求1所述的电路，其进一步包括： 第一开关； 第二开关； 其中所述第一开关具有耦合到所述第一主级的输入端及连接到所述第一从级的输出端，且其中所述第二开关具有连接到所述第一主级的输入端及连接到所述第二从级的输出端。 10.根据权利要求9所述的电路，其中所述第一开关包括第一晶体管及第二晶体管，其中所述第一晶体管由时钟信号栅控，所述第二晶体管由所述时钟信号的反相栅控，所述第一晶体管及所述第二晶体管的相应源极耦合到所述第一主级的输出端，并且所述第一晶体管及所述第二晶体管的相应漏极耦合到所述第一从级的输入端。 11.一种用于生成经反相信号及未经反相信号的方法，所述方法包括： 使用反相器来生成数据输入信号的经反相信号，其中所述数据输入信号的所述经反相信号以及所述数据输入信号在时钟周期的上升边缘期间可用于输入； 在所述时钟周期的所述上升边缘期间将所述数据输入信号作为输入施加给第一电路路径以生成输出信号；及 在所述时钟周期的所述上升边缘期间将所述经反相信号作为输入施加给第二电路路径以在所述时钟周期的所述上升边缘期间生成经反相输出信号，其中所述输出信号与所述经反相输出信号同时可用。 12.根据权利要求11所述的方法，其中所述第二电路路径与所述第一电路路径相同。 13.根据权利要求11所述的方法，其中所述第一电路路径包括主锁存器及从锁存器。 14.根据权利要求11所述的方法，其进一步包括： 在所述第一电路路径处接收置位信号或复位信号；及 通过反馈电路将所述置位信号或所述复位信号传送给所述第二电路路径。 15.一种包括所存储指令的非暂时性计算机可读介质，所述指令在由处理器执行时致使所述处理器： 使用反相器来生成数据输入信号的经反相信号，其中所述数据输入信号的所述经反相信号以及所述数据输入信号在时钟的时钟周期的上升边缘期间可用于输入； 在所述时钟周期的所述上升边缘期间将所述数据输入信号作为输入施加给第一电路路径以生成输出信号；及 在所述时钟周期的所述上升边缘期间将所述经反相信号施加给与所述第一电路路径相同的第二电路路径以生成经反相输出信号， 其中所述输出信号与所述经反相输出信号同时可用。 16.根据权利要求15所述的非暂时性计算机可读介质，其中所述第一电路路径与所述第二电路路径相同。 17.根据权利要求15所述的非暂时性计算机可读介质，其中所述第一电路路径包括主锁存器及从锁存器，并且所述第二电路路径包括额外主锁存器及额外从锁存器。 18.根据权利要求15所述的非暂时性计算机可读介质，其中所述主锁存器包括经配置以接收所述数据输入信号的数据输入线，并且所述额外主锁存器包括经配置以接收所述经反相信号的反相数据输入线。 19.根据权利要求15所述的非暂时性计算机可读介质，其中所述处理器进一步经配置以： 在所述第一电路路径处接收置位信号或复位信号；且 通过反馈电路将所述置位信号或所述复位信号传送给所述第二电路路径。 20.根据权利要求19所述的非暂时性计算机可读介质，其中所述反馈电路耦合在所述第一电路路径的主锁存器与所述第二电路路径的另一主锁存器之间。