3D与非门电路、工艺制作方法及电子设备
本申请公开了一种3D与非门电路、工艺制作方法及电子设备，该与非门电路包括：第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管；第一NMOS晶体管和第二NMOS晶体管串联连接，第一PMOS晶体管和第二PMOS晶体管并联连接且分别与第一NMOS晶体管和第二NMOS晶体管串联连接；第一NMOS晶体管、第二NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管中其中两个晶体管采用共栅极的方式堆叠，另外两个晶体管采用共栅极的方式堆叠，且两个垂直堆叠结构分布在衬底上。立体堆叠方式可以极大的缩减与非门电路所占的面积，从而提高器件密度，且工艺简便。
发明专利
CN202211667813.7
2022-12-23
CN117424591A
2024-01-19
H03K19/0948(2006.01)
北京超弦存储器研究院
于伟;戴瑾;王桂磊;王祥升;宋艳鹏;桂文华
100176 北京市大兴区北京经济技术开发区景园北街52幢5层501-12
北京三高永信知识产权代理有限责任公司
邢少真
北京;11
1.一种3D与非门电路，其特征在于，所述与非门电路包括： 位于衬底(100)上的第一NMOS晶体管(1)、第二NMOS晶体管(2)、第一PMOS晶体管(3)、第二PMOS晶体管(4)；所述第一NMOS晶体管(1)和第二NMOS晶体管(2)串联连接，所述第一PMOS晶体管(3)和第二PMOS晶体管(4)并联连接且分别与所述第一NMOS晶体管(1)和所述第二NMOS晶体管(2)串联连接； 所述第一NMOS晶体管(1)、所述第二NMOS晶体管(2)、所述第一PMOS晶体管(3)、所述第二PMOS晶体管(4)中其中两个晶体管在垂直衬底(100)的方向上采用共栅极的方式堆叠，另外两个晶体管在垂直衬底(100)的方向上采用共栅极的方式堆叠，且两个垂直堆叠结构分布在衬底(100)上。 2.根据权利要求1所述的与非门电路，其特征在于， 所述3D与非门电路包括N型器件层(10)和P型器件层(20)； 所述第一NMOS晶体管(1)和所述第一PMOS晶体管(3)采用共栅极的方式堆叠；所述第二NMOS晶体管(2)和所述第二PMOS晶体管(4)采用共栅极的方式堆叠； 所述第一NMOS晶体管(1)和所述第二NMOS晶体管(2)在所述N型器件层(10)水平分布，所述第一PMOS晶体管(3)和所述第二PMOS晶体管(4)在所述P型器件层(20)水平分布。 3.根据权利要求1或2所述的与非门电路，其特征在于， 所述衬底(100)为硅衬底； 所述第一NMOS晶体管(1)、所述第一PMOS晶体管(3)、第二NMOS晶体管(2)和所述第二PMOS晶体管(4)中的每一个包括源极、栅极、漏极、沟道层，其中，每个所述晶体管的所述源极、所述沟道层、所述漏极在垂直方向叠层设置，每个所述晶体管的源极和漏极为重掺杂电极，所述沟道层为轻掺杂半导体层。 4.根据权利要求3所述的与非门电路，其特征在于，所述轻掺杂半导体层为轻掺杂硅层，所述重掺杂电极为硅重掺杂电极。 5.根据权利要求4所述的与非门电路，其特征在于，每个所述晶体管包括一个垂直衬底(100)方向延伸的栅极，所述栅极具有侧壁，所述源极、所述沟道层、所述漏极分别环绕所述栅极的侧壁并与所述栅极通过栅极绝缘层相绝缘。 6.根据权利要求5所述的与非门电路，其特征在于，所述第一NMOS晶体管(1)和所述第一PMOS晶体管(3)采用共栅极连接，且所述第一NMOS晶体管(1)和所述第一PMOS晶体管(3)的栅极构成一个垂直衬底(100)的柱状结构，所述第一NMOS晶体管(1)和所述第一PMOS晶体管(3)的源极、漏极和沟道层环绕所述柱状结构的侧壁的不同区域； 所述第二NMOS晶体管(2)和所述第二PMOS晶体管(4)采用共栅极连接，且所述第二NMOS晶体管(2)和所述第二PMOS晶体管(4)的栅极构成一个垂直衬底(100)的柱状结构，所述第二NMOS晶体管(2)和所述第二PMOS晶体管(4)的源极、漏极和沟道层环绕所述柱状结构的侧壁的不同区域。 7.根据权利要求6所述的与非门电路，其特征在于，所述第一PMOS晶体管(3)和第二PMOS晶体管(4)的源极为同一电极层，漏极为同一电极层，沟道层为同一半导体层； 所述第一NMOS晶体管(1)和第二NMOS晶体管(2)的源极为同一电极层，漏极为同一电极层，沟道层为同一半导体层。 8.根据权利要求7所述的与非门电路，其特征在于，所述第一NMOS晶体管(1)位于所述衬底(100)和所述第一PMOS晶体管(3)之间； 所述第二NMOS晶体管(2)位于所述衬底(100)和所述第二PMOS晶体管(4)之间。 9.根据权利要求7所述的与非门电路，其特征在于， 所述第一NMOS晶体管(1)的源极与所述第二NMOS晶体管(2)的漏极相连；或者，所述第一NMOS晶体管(1)的漏极与所述第二NMOS晶体管(2)的源极相连；所述第一NMOS晶体管(1)与所述第二NMOS晶体管(2)的沟道层相互间隔； 所述第一PMOS晶体管(3)与所述第二PMOS晶体管(4)的源极相连；所述第一PMOS晶体管(3)与所述第二PMOS晶体管(4)的漏极相连；所述第一PMOS晶体管(3)与所述第二PMOS晶体管(4)的沟道层相互间隔。 10.根据权利要求7所述的与非门电路，其特征在于， 所述第一NMOS晶体管(1)与所述第二NMOS晶体管(2)的源极相连、漏极相互间隔；或者，所述第一NMOS晶体管(1)与所述第二NMOS晶体管(2)的漏极相连、源极相互间隔；所述第一NMOS晶体管(1)与所述第二NMOS晶体管(2)的沟道层相连； 所述第一PMOS晶体管(3)与所述第二PMOS晶体管(4)的源极相连；所述第一PMOS晶体管(3)与所述第二PMOS晶体管(4)的漏极相连；所述第一PMOS晶体管(3)与所述第二PMOS晶体管(4)的沟道层相连。 11.根据权利要求7所述的与非门电路，其特征在于，所述与非门电路还包括两个输入端(5)和一个输出端(6)； 所述两个输入端(5)分别与两个柱状结构连接； 所述输出端(6)的第一引脚与所述第一PMOS晶体管(3)和第二PMOS晶体管(4)的其中一个电极层连接，输出端(6)的第二引脚与所述第一NMOS晶体管(1)和第二NMOS晶体管(2)的其中一个电极层连接。 12.一种3D与非门电路，其特征在于，所述与非门电路包括依次堆叠的N型器件层(10)、P型器件层(20)，所述与非门电路中还包括两个栅极和栅介电层(32)； 两个栅极分别贯穿堆叠的所述N型器件层(10)和所述P型器件层(20)，形成串联的两个NMOS晶体管，以及并联的两个PMOS晶体管；且并联的两个PMOS晶体管分别与串联的两个NMOS晶体管串联连接； 所述栅极和所述N型器件层(10)之间，以及所述栅极和所述P型器件层(20)之间通过所述栅介电层(32)进行隔离。 13.根据权利要求12所述的与非门电路，其特征在于， 所述N型器件层(10)包括依次叠层的第一掺杂N型硅材料(11)、P型硅材料(12)和第二掺杂N型硅材料(13)； 所述PMOS层包括依次叠层的第一掺杂P型硅材料(21)、N型硅材料(22)和第二掺杂P型硅材料(23)。 14.根据权利要求13所述的与非门电路，其特征在于，所述第一掺杂N型硅材料(11)、所述第二掺杂N型硅材料(13)、所述第一掺杂P型硅材料(21)和所述第二掺杂P型硅材料(23)为硅重掺杂电极； 所述P型硅材料(12)和N型硅材料(22)为轻掺杂半导体层。 15.根据权利要求14所述的与非门电路，其特征在于，所述轻掺杂半导体层为轻掺杂硅层。 16.一种与非门电路的工艺制作方法，其特征在于，所述方法包括： 在衬底(100)上沿垂直方向依次堆叠N型器件层(10)和P型器件层(20)，其中，所述N型器件层(10)中包括依次叠层的第一掺杂N型硅材料(11)、P型硅材料(12)和第二掺杂N型硅材料(13)，所述P型器件层(20)中包括依次叠层的第一掺杂P型硅材料(21)、N型硅材料(22)和第二掺杂P型硅材料(23)； 在所述第二掺杂P型硅材料(23)的第一位置和第二位置沿垂直方向刻蚀，形成贯穿所述N型器件层(10)和所述P型器件层(20)的两个通孔； 在所述两个通孔的侧壁上沉积栅介电层(32)材料，并在所述两个通孔中填充栅极材料(31)，形成串联的两个NMOS晶体管和并联的两个PMOS晶体管，且并联的两个PMOS晶体管分别与串联的两个NMOS晶体管串联连接。 17.根据权利要求16所述的方法，其特征在于，所述方法还包括： 在堆叠所述N型器件层(10)和P型器件层(20)的过程中，通过牺牲层材料在所述衬底(100)材料、所述N型器件层(10)和P型器件层(20)之间进行隔离； 所述在所述两个通孔的侧壁上沉积栅介电材料，并在所述两个通孔中填充栅极材料(31)，形成串联的两个NMOS晶体管和并联的两个PMOS晶体管之后，还包括： 对所述牺牲层材料进行刻蚀，并填充氧化物。 18.一种电子设备，其特征在于，所述电子设备中包括逻辑器件，所述逻辑器件中包括如权利要求1至15任一所述的3D与非门电路。 19.根据权利要求18所述的电子设备，其特征在于，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或智能移动终端。