一种语音分帧处理电路
本实用新型公开了一种语音分帧处理电路，通过写地址控制模块控制数据缓冲器给接收到的待分帧数据分配存储地址，再通过读地址控制模块控制数据缓冲器读取相应存储地址中的待分帧数据作为分帧后的数据输出，只需要一个写地址控制模块和一个读地址控制模块，基于同步时钟配合数据缓冲器在时钟边沿到来时进行数据存取，就可以简单快速地实现语音数据的分帧处理，所采用的电路设计简单，硬件成本低，相应的处理方法简单高效，适于普遍推广应用。
实用新型
CN201922299891.6
2019-12-19
CN211858139U
2020-11-03
G10L25/87(2013.01)
珠海市一微半导体有限公司
王莉莉;李璋辉
519000 广东省珠海市横琴新区宝华路6号105室-514
广东;44
1.一种语音分帧处理电路，包括数据缓冲器、写地址控制模块和读地址控制模块，其特征在于： 数据缓冲器包括数据输入端、输入信号控制端、写地址信号端、读地址信号端和数据输出端；所述输入信号控制端用于接收外部的输入控制信号，所述数据输入端用于在所述数据缓冲器接收到输入控制信号后，接收外部的待分帧数据，所述数据缓冲器在所述写地址信号端接收到写地址控制信号后，给接收到的待分帧数据分配存储地址，并在所述读地址信号端接收到读地址控制信号后，读取相应存储地址中的待分帧数据作为分帧后的数据输出； 写地址控制模块连接至所述数据缓冲器的写地址信号端，用于输出写地址控制信号至所述数据缓冲器； 读地址控制模块连接至所述数据缓冲器的读地址信号端，用于输出读地址控制信号至所述数据缓冲器； 所述数据缓冲器、写地址控制模块和读地址控制模块基于同步时钟进行工作。 2.根据权利要求1所述的语音分帧处理电路，其特征在于，所述写地址控制模块包括： 第一计数器，所述第一计数器用于在接收到外部的输入控制信号，并在时钟边沿到来时进行计数，在计数的同时向所述数据缓冲器输出写地址控制信号，并在计数达到预设数值时，输出第一信号至所述读地址控制模块。 3.根据权利要求2所述的语音分帧处理电路，其特征在于，所述读地址控制模块包括： 第二计数器，与所述第一计数器连接，用于接收所述第一计数器输出的第一信号，并在接收到所述输入控制信号的高电平后在时钟边沿到来时，对所述第一信号进行计数，并将计数值作为第二信号输出； 第三计数器，与所述第一计数器和第二计数器连接，用于在所接收的第一信号和第二信号满足预设条件时，间隔一个时钟信号计数一次，并将计数值作为第三信号输出； 第四计数器，与所述第三计数器连接，用于对所述第三计数器的数据进行倒序处理，并输出第四信号； 数据选择器，所述数据选择器的输入端分别与第三计数器和第四计数器连接，用于接收所述第三信号和第四信号，所述数据选择器的选择端与所述第二计数器连接，用于接收所述第二信号，所述数据选择器根据所述第二信号选择第三信号或第四信号作为输出连接至数据缓冲器的读地址信号端。 4.根据权利要求2所述的语音分帧处理电路，其特征在于： 所述第一计数器最多能够进行N个数值计数，当第一计数器接收到所述输入控制信号为高电平时，则进行一次加1计数，计数达到N个数值后又重新由0开始计数； 所述N为大于1的自然数。 5.根据权利要求3所述的语音分帧处理电路，其特征在于，所述第三计数器在所接收的第一信号和第二信号满足预设条件时，间隔一个时钟信号计数一次，并将计数值作为第三信号输出，具体包括： 当所述第三计数器第二次接收到第二信号，且同时接收到第一信号的高电平时，间隔一个时钟信号计数一次，计数达到N时输出第三信号； 当所述第三计数器第三次和第三次以后，每次接收到第二信号，且同时接收到第一信号的高电平时，间隔一个时钟信号计数一次，计数达到N/2时输出第三信号； 所述N为大于1的偶数。 6.根据权利要求5所述的语音分帧处理电路，其特征在于，所述第四计数器对所述第三计数器的数据进行倒序处理，具体包括： 所述第四计数器将第三计数器中的低N/2位数据作为高N/2位数据，将第三计数器中的高N/2位数据作为低N/2位数据，形成倒序后的N位数据。 7.根据权利要求6所述的语音分帧处理电路，其特征在于，所述数据选择器根据所述第二信号选择第三信号或第四信号作为输出连接至数据缓冲器的读地址信号端，具体包括： 所述数据选择器判断所接收的第二信号是除1以外的奇数，则选择第四信号作为输出连接至数据缓冲器的读地址信号端； 所述数据选择器判断所接收的第二信号是除0以外的偶数，则选择第三信号作为输出连接至数据缓冲器的读地址信号端。