一种FPGA的存储器配置电路

摘要：

本实用新型提供一种FPGA的存储器配置电路，包括：PROM芯片设置有CLK引脚、TMS引脚、TDI引脚、TCK引脚、DO引脚、TDO引脚、CF引脚；CLK引脚接FPGA器件的配置时钟信号CCLK引脚；TMS引脚接FPGA器件的测试模式选择信号TMS引脚；TDI引脚接FPGA器件的测试数据输入信号TDI引脚；TCK引脚接FPGA器件的测试时钟信号TCK引脚；DO引脚接FPGA器件的配置数据输入信号DIN引脚；TDO引脚接FPGA器件的测试数据输出信号TDO引脚；CF引脚接FPGA器件的编程使能信号PROGARMn引脚。本实用新型解决了现有存储器无法直接满足FPGA器件的不同配置模式需求的问题，实现了FPGA器件的JTAG和串行模式配置。

专利类型：实用新型

申请/专利号：CN201420510128.8

申请日期：2014-09-02

公开/公告号：CN204046568U

公开/公告日：2014-12-24

主分类号：H03K19/0175(2006.01)I

申请/专利权人:淮安信息职业技术学院

发明/设计人:朱东进;于正永

主申请人地址:223005 江苏省淮安市高教园区枚乘东路3号

国别省市代码:江苏;32

权利要求：

一种FPGA的存储器配置电路，其特征在于，所述FPGA的存储器配置电路包括：PROM芯片，设置有CLK引脚、CE引脚、TMS引脚、TDI引脚、TCK引脚、DO引脚、TDO引脚、CF引脚、OE/RESET引脚；所述CLK引脚接FPGA器件的配置时钟信号CCLK引脚；所述CE引脚接FPGA器件的配置完成信号DONE引脚；所述TMS引脚接FPGA器件的测试模式选择信号TMS引脚；所述TDI引脚接FPGA器件的测试数据输入信号TDI引脚；所述TCK引脚接FPGA器件的测试时钟信号TCK引脚；所述DO引脚接FPGA器件的配置数据输入信号DIN引脚；所述TDO引脚接FPGA器件的测试数据输出信号TDO引脚；所述CF引脚接FPGA器件的编程使能信号PROGARMn引脚；所述OE/RESET引脚接FPGA器件的配置初始化信号INI Tn引脚。