一种基于静态逻辑实现的提前终止比较器

摘要：

本实用新型公开了一种基于静态逻辑实现的提前终止比较器，包括两位静态比较单元和终止判断单元，所述静态比较单元级联后再与终止判断单元连接；所述静态比较单元级联后，每个两位静态比较单元的小于信号输出端、大于信号输出端与终止判断单元的输入端连接，静态比较单元的相等信号输出端从高位到低位依次连接，最低位静态比较单元的相等信号输出端与终止判断单元的相等信号输入端连接，所述终止判断单元输出大于或等于信号、完成信号、小于信号输出端。本实用新型利用了静态逻辑电路结构的特点，具有能使电路上下对称和大幅降低了功耗等优点。

专利类型：实用新型

申请/专利号：CN201420244130.5

申请日期：2014-05-13

公开/公告号：CN203984376U

公开/公告日：2014-12-03

主分类号：H03K5/22(2006.01)I

申请/专利权人:华南理工大学

发明/设计人:姜小波;郑帅;李振宁

主申请人地址:510640 广东省广州市天河区五山路381号

专利代理机构:广州市华学知识产权代理有限公司 44245

代理人:蔡茂略

国别省市代码:广东;44

权利要求：

一种基于静态逻辑实现的提前终止比较器，其特征在于，包括至少两个两位静态比较单元和至少一个终止判断单元，所述两位静态比较单元级联，所述两位静态比较单元的级联电路与终止判断单元连接，所述两位静态比较单元的小于信号输出端和大于信号输出端分别与终止判断单元的小于信号输入端和大于信号输入端连接，较高位的两位静态比较单元的相等信号输出端与次高位的两位静态比较单元的相等信号输入端连接，最低位的两位静态比较单元的相等信号输出端与终止判断单元的相等信号输入端连接，所述两位静态比较单元的使能信号输入端与终止判断单元的使能信号输入端连接； 所述两位静态比较单元包括大于比较电路、小于比较电路和相等比较电路； 所述大于比较电路包括第一PMOS管(P₁)、第二PMOS管(P₂)、第三PMOS管(P₃)、第四PMOS管(P₄)、第五PMOS管(P₅)、第六PMOS管(P₆)、第七PMOS管(P₇)、第八PMOS管(P₈)、第九PMOS管(P₉)、第一NMOS管(N₁)、第二NMOS管(N₂)、第三NMOS管(N₃)、第四NMOS管(N₄)、第五NMOS管(N₅)、第六NMOS管(N₆)、第七NMOS管(N₇)、第八NMOS管(N₈)、第九NMOS管(N₉)、第一反相器(1)；所述第一PMOS管(P₁)的源极、第三PMOS管(P₃)的源极、第四PMOS管(P₄)的源极、第六PMOS管(P₆)的源极、第八PMOS管(P₈)的源极和第九PMOS管(P₉)的源极均连接电源，第九NMOS管(N₉)的源极接地； 第一PMOS管(P₁)的漏极与第二PMOS管(P₂)的源极相接，第二PMOS管(P₂)的漏极与第一NMOS管(N₁)、第二NMOS管(N₂)的漏极相接； 第三PMOS管(P₃)、第四PMOS管(P₄)的漏极与第五PMOS管(P₅)的源极相接，第五PMOS管(P₅)的漏极与第五NMOS管(N₅)的漏极相接，第五NMOS管(N₅)的源极与第三NMOS管(N₃)、第四NMOS管(N₄)的漏极相接； 第六PMOS管(P₆)的漏极与第七PMOS管(P₇)的源极相接，第七PMOS管(P₇)的漏极与第六NMOS管(N₆)的漏极相接，第六NMOS管(N₆)的源极与第七NMOS管(N₇)的漏极相接； 第八PMOS管(P₈)、第九PMOS管(P₉)的漏极与第一反相器(1)的输入端相接； 第二PMOS管(P₂)的漏极与第五PMOS管(P₅)、第五NMOS管(N₅)的栅极相接，第五PMOS管(P₅)的漏极与第七PMOS管(P₇)的漏极相接，第七PMOS管(P₇)的漏极与第一反相器(1)的输入端相接； 第一NMOS管(N₁)、第二NMOS管(N₂)、第三NMOS管(N₃)、第四NMOS管(N₄)、第七NMOS管(N₇)的源极均与第八NMOS管(N₈)的漏极相接，第八NMOS管(N₈)的源极与第九NMOS管(N₉)的漏极相接； 第一PMOS管(P₁)和第一NMOS管(N₁)的栅极均连接第一数据低位非信号<img file="dest_path_FDA0000570358270000021.TIF" wi="141" he="86" />第二PMOS管(P₂)和第二NMOS管(N₂)的栅极均连接第二数据低位信号(B₀)；第三PMOS管(P₃)和第三NMOS管(N₃)的栅极均连接第一数据高位信号(A₁)；第四PMOS管(P₄)的栅极和第四NMOS管(N₄)的栅极均连接第二数据高位非信号<img file="dest_path_FDA0000570358270000022.TIF" wi="144" he="86" />第六PMOS管(P₆)和第六NMOS管(N₆)的栅极均连接第一数据高位信号(A₁)；第七PMOS管(P₇)和第七NMOS管(N₇)的栅极均连接第二数据高位非信号<img file="dest_path_FDA0000570358270000023.TIF" wi="144" he="74" />第八PMOS管(P₈)和第八NMOS管(N₈)的栅极均连接相等信号的输入端(EQin)；第九PMOS管(P₉)和第九NMOS管(N₉)的栅极均连接使能信号(EN)；所述小于比较电路包括第十PMOS管(P₁₀)、第十一PMOS管(P₁₁)、第十二PMOS管(P₁₂)、第十三PMOS管(P₁₃)、第十四PMOS管(P₁₄)、第十五PMOS管(P₁₅)、第十六PMOS管(P₁₆)、第十七PMOS管(P₁₇)、第十八PMOS管(P₁₈)、第十NMOS管(N₁₀)、第十一NMOS管(N₁₁)、第十二NMOS管(N₁₂)、第十三NMOS管(N₁₃)、第十四NMOS管(N₁₄)、第十五NMOS管(N₁₅)、第十六NMOS管(N₁₆)、第十七NMOS管(N₁₇)、第十八NMOS管(N₁₈)和第二反相器(2)；所述第十PMOS管(P₁₀)的源极、第十二PMOS管(P₁₂)的源极、第十三PMOS管(P₁₃)的源极、第十五PMOS管(P₁₅)的源极、第十七PMOS管(P₁₇)的源极、第十八PMOS管(P₁₈)的源极均连接电源，第十八NMOS管(N₁₈)的源极接地； 第十PMOS管(P₁₀)的漏极与第十一PMOS管(P₁₁)的源极相接，第十NMOS管(N₁₀)的漏极和第十一NMOS管(N₁₁)的漏极均与第十一PMOS管(P₁₁)的漏极相接； 第十二PMOS管(P₁₂)的漏极和第十三PMOS管(P₁₃)的漏极均与第十四PMOS管(P₁₄)的源极相接，第十四PMOS管(P₁₄)的漏极与第十四NMOS管(N₁₄)的漏极相接，第十二NMOS管(N₁₂)的漏极和第十三NMOS管(N₁₃) 的漏极均与第十四NMOS管(N₁₄)的源极相接； 第十五PMOS管(P₁₅)的漏极与第十六PMOS管(P₁₆)的源极相接，第十六PMOS管(P₁₆)的漏极与第十五NMOS管(N₁₅)的漏极相接，第十五NMOS管(N₁₅)的源极与第十六NMOS管(N₁₆)的漏极相接； 第十七NMOS管(N₁₇)的漏极和第十八NMOS管(N₁₈)的漏极均与第二反相器(2)的输入端相接； 第十四PMOS管(P₁₄)的栅极和第十四NMOS管(N₁₄)的栅极均与第十一PMOS管(P₁₁)的漏极相接，第十四PMOS管(P₁₄)的漏极与第十六PMOS管(P₁₆)的漏极相接，第十六PMOS管(P₁₆)的漏极与第二反相器(2)的输入端相接； 第十NMOS管(N₁₀)的源极、第十一NMOS管(N₁₁)的源极、第十二NMOS管(N₁₂)的源极、第十三NMOS管(N₁₃)的源极、第十六NMOS管(N₁₆)的源极均与第十七NMOS管(N₁₇)的漏极相接，第十七NMOS管(N₁₇)的源极与第十八NMOS管(N₁₈)的漏极相接； 第十PMOS管(P₁₀)的栅极和第十NMOS管(N₁₀)的栅极均连接第一数据低位信号(A₀)；第十一PMOS管(P₁₁)、第十一NMOS管(N₁₁)的栅极接第二数据低位非信号<img file="dest_path_FDA0000570358270000032.TIF" wi="147" he="82" />第十二PMOS管(P₁₂)的栅极和第十二NMOS管(N₁₂)的栅极均连接第一数据高位非信号<img file="dest_path_FDA0000570358270000033.TIF" wi="144" he="74" />第十三PMOS管(P₁₃)的栅极和第十三NMOS管(N₁₃)的栅极均连接第二数据高位信号(B₁)；第十五PMOS管(P₁₅)的栅极和第十五NMOS管(N₁₅)的栅极均连接第一数据高位非信号<img file="dest_path_FDA0000570358270000031.TIF" wi="148" he="85" />第十六PMOS管(P₁₆)的栅极和第十六NMOS管(N₁₆)的栅极均连接第二数据高位信号(B₁)；第十七PMOS管(P₁₇)的栅极和第十七NMOS管(N₁₇)的栅极均连接相等信号的输入端(EQin)；第十八PMOS管(P₁₈)的栅极和第十八NMOS管(N₁₈)的栅极均连接使能信号(EN)；所述相等比较电路包括第十九PMOS管(P₁₉)、第二十PMOS管(P₂₀)、第二十一PMOS管(P₂₁)、第二十二PMOS管(P₂₂)、第二十三PMOS管(P₂₃)、第二十四PMOS管(P₂₄)、第二十五PMOS管(P₂₅)、第二十六PMOS管(P₂₆)、第二十七PMOS管(P₂₇)、第二十八PMOS管(P₂₈)、第十九NMOS管(N₁₉)、第二十NMOS管(N₂₀)、第二十一NMOS管(N₂₁)、第二十二NMOS管(N₂₂)、第二十三NMOS管(N₂₃)、第二十四NMOS管(N₂₄)、第二十五NMOS管(N₂₅)、第二十六NMOS管(N₂₆)、第二十七NMOS管(N₂₇)、第二十八NMOS管(N₂₈) 和第三反相器(3)；所述第十九PMOS管(P₁₉)的源极、第二十一PMOS管(P₂₁)的源极、第二十三PMOS管(P₂₃)的源极、第二十五PMOS管(P₂₅)的源极、第二十七PMOS管(P₂₇)的源极、第二十八PMOS管(P₂₈)的源极均连接电源，第二十八NMOS管(N₂₈)的源极接地； 第十九PMOS管(P₁₉)的漏极与第二十PMOS管(P₂₀)的源极相接，第二十一PMOS管(P₂₁)的漏极与第二十二PMOS管(P₂₂)的源极相接，第十九PMOS管(P₁₉)的漏极与第二十一PMOS管(P₂₁)的漏极相接；第二十三PMOS管(P₂₃)的漏极与第二十四PMOS管(P₂₄)的源极相接，第二十五PMOS管(P₂₅)的漏极与第二十六PMOS管(P₂₆)的源极相接，第二十三PMOS管(P₂₃)的漏极与第二十五PMOS管(P₂₅)的漏极相接； 第二十PMOS管(P₂₀)的漏极、第二十二PMOS管(P₂₂)的漏极、第二十四PMOS管(P₂₄)的漏极、第二十六PMOS管(P₂₆)的漏极、第二十七PMOS管(P₂₇)的漏极和第二十八PMOS管(P₂₈)的漏极均与第三反相器(3)的输入端相接； 第二十PMOS管(P₂₀)的漏极与第十九NMOS管(N₁₉)的漏极相接，第十九NMOS管(N₁₉)的源极与第二十一NMOS管(N₂₁)的漏极相接，第二十一NMOS管(N₂₁)的源极与第二十三NMOS管(N₂₃)的漏极相接，第二十三NMOS管(N₂₃)的源极与第二十五NMOS管(N₂₅)的漏极相接；第二十六PMOS管(P₂₆)的漏极与第二十NMOS管(N₂₀)的漏极相接，第二十NMOS管(N₂₀)的源极与第二十二NMOS管(N₂₂)的漏极相接，第二十二NMOS管(N₂₂)的源极与第二十四NMOS管(N₂₄)的漏极相接，第二十四NMOS管(N₂₄)的源极与第二十六NMOS管(N₂₆)的漏极相接；第二十一NMOS管(N₂₁)的漏极与第二十二NMOS管(N₂₂)的漏极相接，第二十五NMOS管(N₂₅)的源极和第二十六NMOS管(N₂₆)的源极均与第二十七NMOS管(N₂₇)的漏极相接，第二十七NMOS管(N₂₇)的源极与第二十八NMOS管(N₂₈)的漏极相接； 第十九PMOS管(P₁₉)的栅极和第十九NMOS管(N₁₉)的栅极均连接第一数据低位信号(A₀)；第二十PMOS管(P₂₀)的栅极和第二十NMOS管(N₂₀)的栅极均连接第一数据低位非信号<img file="dest_path_FDA0000570358270000041.TIF" wi="151" he="85" />第二十一PMOS管(P₂₁)的栅极和第二十一NMOS管(N₂₁)的栅极均连接第二数据低位信号(B₀)；第二十二PMOS管(P₂₂)的栅极和第二十二NMOS管(N₂₂)的栅极均连接第二数据低位非信号<img file="dest_path_FDA0000570358270000042.TIF" wi="151" he="85" />第二十三PMOS管(P₂₃)的栅极和第二十三NMOS管(N₂₃)的栅极 均连接第一数据高位信号(A₁)；第二十四PMOS管(P₂₄)的栅极和第二十四NMOS管(N₂₄)的栅极均连接第一数据高位非信号<img file="dest_path_FDA0000570358270000051.TIF" wi="149" he="80" />第二十五PMOS管(P₂₅)的栅极和第二十五NMOS管(N₂₅)的栅极均连接第二数据高位信号(B₁)；第二十六PMOS管(P₂₆)的栅极和第二十六NMOS管(N₂₆)的栅极均连接第二数据高位非信号<img file="dest_path_FDA0000570358270000052.TIF" wi="143" he="81" />第二十七PMOS管(P₂₇)的栅极和第二十七NMOS管(N₂₇)的栅极均连接相等信号的输入端(EQin)；第二十八PMOS管(P₂₈)的栅极和第二十八NMOS管(N₂₈)的栅极均连接使能信号(EN)；所述终止判断单元包括大于或等于信号判断电路、小于信号判断电路和逻辑或门(OR1)； 所述大于或等于信号判断电路包括等于信号PMOS管(P_EQ)、第0大于信号PMOS管(P_GT0)、第1大于信号PMOS管(P_GT1)、第N‑1大于信号PMOS管(P_GTn‑1)、第一使能信号PMOS管(P_EN1)、等于信号NMOS管(N_EQ)、第0大于信号NMOS管(N_GT0)、第1大于信号NMOS管(N_GT1)、第N‑1大于信号NMOS管(N_GTn‑1)、第一使能信号NMOS管(N_EN1)和第四反相器(4)； 所述等于信号PMOS管(P_EQ)、第0大于信号PMOS管(P_GT0)、第1大于信号PMOS管(P_GT1)和第N‑1大于信号PMOS管(P_GTn‑1)串联； 所述第N‑1大于信号PMOS管(P_GTn‑1)的源极和第一使能信号PMOS管(P_EN1)的源极连接，等于信号PMOS管(P_EQ)的漏极和第一使能信号PMOS管(P_EN1)的漏极连接，第一使能信号PMOS管(P_EN1)的源极接电源； 所述等于信号NMOS管(N_EQ)、第0大于信号NMOS管(N_GT0)、第1大于信号NMOS管(N_GT1)和第N‑1大于信号NMOS管(N_GTn‑1)并联； 所述等于信号NMOS管(N_EQ)的源极、第0大于信号NMOS管(N_GT0)的源极、第1大于信号NMOS管(N_GT1)的源极、第N‑1大于信号NMOS管(N_GTn‑1)的源极均与第一使能信号NMOS管(N_EN1)的漏极连接，第一使能信号NMOS管(N_EN1)的源极接地； 所述等于信号NMOS管(N_EQ)的漏极与第四反相器(4)的输入端连接； 所述等于信号PMOS管(P_EQ)的栅极和等于信号NMOS管(N_EQ)的栅极均连接相等输入信号(EQ)；第0大于信号PMOS管(P_GT0)的栅极和第0大于信号NMOS管(N_GT0)的栅极均连接第0大于信号(GT[0])；第1大于信号PMOS管(P_GT1)的栅极和第1大于信号NMOS管(N_GT1)的栅极均连接第1大于信号(GT[1])；第N‑1大于信号PMOS管(P_GTn‑1)的栅极和第N‑1大于信号NMOS 管(N_GTn‑1)的栅极均连接第N‑1大于信号(GT[N‑1])；第一使能信号PMOS管(P_EN1)的栅极和第一使能信号NMOS管(N_EN1)的栅极均连接使能信号(EN)； 所述小于信号判断电路包括第0小于信号PMOS管(P_LT0)、第1小于信号PMOS管(P_LT1)、第N‑1小于信号PMOS管(P_LTn‑1)、第二使能信号PMOS管(P_EN2)、第0小于信号NMOS管(N_LT0)、第1小于信号NMOS管(N_LT1)、第N‑1小于信号NMOS管(N_LTn‑1)、第二使能信号NMOS管(N_EN2)和第五反相器(5)； 所述第0小于信号PMOS管(P_LT0)、第1小于信号PMOS管(P_LT1)和第N‑1小于信号PMOS管(P_LTn‑1)串联； 所述第N‑1小于信号PMOS管(P_LTn‑1)的源极和第二使能信号PMOS管(P_EN2)的源极连接，第0小于信号PMOS管(P_LT0)的漏极和第二使能信号PMOS管(P_EN2)的漏极连接，第二使能信号PMOS管(P_EN2)的源极接电源； 所述第0小于信号NMOS管(N_LT0)、第1小于信号NMOS管(N_LT1)和第N‑1小于信号NMOS管(N_LTn‑1)并联； 所述第0小于信号NMOS管(N_LT0)的源极、第1小于信号NMOS管(N_LT1)的源极、第N‑1小于信号NMOS管(N_LTn‑1)的源极和第二使能信号NMOS管(N_EN2)的源极均与第二使能信号NMOS管(N_EN2)的漏极连接，第二使能信号NMOS管(N_EN2)的源极接地； 所述第0小于信号NMOS管(N_LT0)的漏极与第五反相器(5)的输入端连接； 所述第0小于信号PMOS管(P_LT0)的栅极和第0小于信号NMOS管(N_LT0)的栅极均连接第0小于信号(LT[0])；第1小于信号PMOS管(P_LT1)的栅极和第1小于信号NMOS管(N_LT1)的栅极均连接第1小于信号(LT[1])；第N‑1小于信号PMOS管(P_LTn‑1)的栅极和第N‑1小于信号NMOS管(N_LTn‑1)的栅极均连接第N‑1小于信号(LT[N‑1])；第二使能信号PMOS管(P_EN2)的栅极和第二使能信号NMOS管(N_EN2)的栅极均连接使能信号(EN)； 所述第四反相器(4)的输出端大于或等于信号(GT or EQ)、第五反相器(5)的输出端小于信号(LT)与逻辑或门(OR1)的输入端连接。