一种占空比矫正电路及调整其最大工作频率的方法

摘要：

本发明提出了一种新的DCC电路结构，在传统电路结构的基础上增加了可调的延迟单元，可以很好的调整DCC的最大工作频率，使其不再受限于延迟链的最小传输时间。该占空比矫正电路包括传输输入时钟信号的第一DCC延迟链和第二延迟链、对输入时钟信号进行延迟处理并输入至上升沿触发电路的第一延迟单元、对输入时钟信号进行延迟处理并输入至鉴相器的第二延迟单元、以及对第一延迟链输出信号进行延迟处理并输入至上升沿触发电路的第三延迟单元。由于该占空比矫正电路的最高频率可以通过调整延迟单元的延迟时间来调整，所以不再受DCC延迟链最小传输时间的限制。

专利类型：发明专利

申请/专利号：CN201410392087.1

申请日期：2014-08-11

公开/公告号：CN104158514A

公开/公告日：2014-11-19

主分类号：H03K3/017(2006.01)I

申请/专利权人:西安华芯半导体有限公司

发明/设计人:郭晓锋;亚历山大

主申请人地址:710055 陕西省西安市高新6路38号腾飞创新中心A座4层

专利代理机构:西安智邦专利商标代理有限公司 61211

代理人:杨引雪

国别省市代码:陕西;61

权利要求：

一种占空比矫正电路，包括用于接收输入时钟信号的鉴相器和第一DCC延迟链，其特征在于：还包括用于接收输入时钟信号的第一延迟单元，以及设置在鉴相器之前对输入时钟信号进行延迟处理的第二延迟单元，第一DCC延迟链将经延迟的时钟信号分别输入至第二DCC延迟链和第三延迟单元；所述第一延迟单元和第三延迟单元将接收到的时钟信号进行上升沿触发后输出。