一种FPGA内嵌全数字低功耗时钟产生电路

摘要：

一种FPGA内嵌全数字低功耗时钟产生电路，包括数字控制振荡器和控制码产生电路。通过对传统全数字可调振荡器电路的改进设计，将数字控制振荡器中延时链的延时单元改为受控制的三态延时单元，并且在控制码产生电路中加入使能控制码产生电路，将延时链中未使用的三态延时单元关闭，完全消除了振荡器电路的无效动态功耗。采用此结构的低功耗全数字可调震荡器电路，高频输出工作状态的功耗降低至原来的十分之一，并且延时链的工作频率范围越广，改进效果越明显，使技术人员在设计时钟产生电路时能够同时兼顾大范围的可调振荡频率指标和较低的功耗指标。

专利类型：发明专利

申请/专利号：CN201410086316.7

申请日期：2014-03-10

公开/公告号：CN103916102A

公开/公告日：2014-07-09

主分类号：H03K3/02(2006.01)I

申请/专利权人:北京时代民芯科技有限公司%北京微电子技术研究所

发明/设计人:张彦龙;陈雷;李学武;文治平;赵元富;孙华波;张帆;尚祖宾;王浩弛;林彦君

主申请人地址:100076 北京市丰台区东高地四营门北路2号

专利代理机构:中国航天科技专利中心 11009

代理人:安丽

国别省市代码:北京;11

权利要求：

一种FPGA内嵌全数字低功耗时钟产生电路，其特征在于包括：数字控制振荡器和控制码产生电路；数字控制振荡器包括多路复用器、与非门和延时链；控制码产生电路包括使能控制码产生电路和复用控制译码产生电路； 复用控制译码产生电路接收外部输入的控制信号，生成选择控制信号和移位控制信号，选择控制信号送入多路复用器的选择端，移位控制信号送入使能控制码产生电路的选择端；使能控制码产生电路在所述移位控制信号的控制下，移位产生使能控制码，送入延时链的使能端，关闭无效的延时单元； 延时链由多个基本的三态延时单元首尾相连组成；延时链的输入端与与非门的输出端相连，延时链的输出端与多路复用器的输入端相连； 多路复用器接收来自延时链的各相位时钟，同时接收复用控制译码产生电路的选择控制信号，将选定的延迟时钟从时钟输出端输出，作为所述时钟产生电路的输出，同时，所述选定的延迟时钟还反馈到与非门的一个输入端，与非门的另一个输入端接受外部输入的复位信号。