一种应用于流水线型模数转换器的比较器
本发明公开了一种应用于流水线型模数转换器(pipelined?ADC)的比较器，在传统动态比较器的基础上增加了很少的器件，解决了传统动态比较器对共模电平偏差敏感的问题，同时减小了输入管阈值电压不匹配导致的失调。比较器中四输入匹配电路在第一时钟，第二时钟，第三时钟的控制下，通过第一电容、第二电容、第三电容、第四电容的充电和放电，使比较器的输入场效应管源级在比较相时储存了共模电平与阈值电压的差，从而场效应管过驱动电压V<sub>。v</sub>正好消去了共模电平和阈值电压的部分，使流过输入场效应管的电流与共模电平、阈值电压无关，即比较器输出结果消去了共模电平和阈值电压的影响。
发明专利
CN201410012384.9
2014-01-10
CN103746700A
2014-04-23
H03M1/34(2006.01)I
东南大学
吴建辉;薛金炜;李红;黄成;田茜
214135 江苏省无锡市新区菱湖大道99号
南京瑞弘专利商标事务所(普通合伙) 32249
杨晓玲
江苏;32
一种应用于流水线型模数转换器的比较器，其特征在于：该比较器包括四输入匹配电路(1)、锁存电路(2)、输出整形电路(3)；所述的四输入匹配电路(1)包括第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)、第一开关(S1)、第二开关(S2)、第三开关(S3)、第四开关(S4)、第五开关(S5)、第六开关(S6)、第七开关(S7)、第八开关(S8)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一电阻(R)；其中，第一PMOS管(PM1)的栅极为比较器的第一输入端，第二PMOS管(PM2)的栅极为比较器的第二输入端，第三PMOS管(PM3)的栅极为比较器的第三输入端，第四PMOS管(PM4)的栅极为比较器的第四输入端；第一开关(S1)、第五开关(S5)分别为比较器的第一输入端选通第一共模电平(v<sub>com1</sub>)或第一输入电压(V<sub>ip</sub>)；第四开关(S4)、第八开关(S8)分别为比较器的第四输入端选通第一共模电平(v<sub>com1</sub>)或第二输入电压(V<sub>in</sub>)；第二开关(S2)、第六开关(S6)分别为比较器的第二输入端选通第二共模电平(v<sub>com2</sub>)或第四输入电压(VREFN)；第三开关(S3)、第七开关(S7)分别为比较器的第三输入端选通第二共模电平(v<sub>com2</sub>)或第三输入电压(VREFP)；第一电容(C1)一端分别与第一PMOS管(PM1)的源级、第七PMOS管(PM7)的漏级相连，第一电容(C1)的另一端与连接点Va相连；第二电容(C2)一端分别与第二PMOS管(PM2)的源级、第八PMOS管(PM8)的漏级相连，第二电容(C2)的另一端与连接点Va相连；第三电容(C3)一端分别与第三PMOS管(PM3)的源级、第九PMOS管(PM9)的漏级相连，第三电容(C3)的另一端与连接点Va相连；第四电容(C4)一端分别与第四PMOS管(PM4)的源级、第十PMOS管(PM10)的漏级相连，第四电容(C4)的另一端与连接点Va相连；第一电阻(R)一端与电源(VDD)相连，第一电阻(R)的另一端与第六PMOS管(PM6)的源级相连；第五PMOS管(PM5)的源极与电源(VDD)相连，第五PMOS管(PM5)的漏极与连接点Va相连；第一PMOS管(PM1)的漏极和第二PMOS管(PM2)的漏极相连并作为所述四输入匹配电路(1)的第一输出端(vo1)；第三PMOS管(PM3)的漏极和第四PMOS管(PM4)的漏极相连并作为所述四输入匹配电路(1)的第二输出端(vo2)；第五PMOS管(PM5)的栅极连接第一时钟信号(CLK1)，第六PMOS管(PM6)的栅极连接第二时钟信号(CLK2)；第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)的栅极均连接第三时钟信号(CLK3)；第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)的源极均连接电源(VDD)；所述锁存电路(2)包括第十一PMOS管(PM11)、第十二PMOS管(PM12)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)；其中，第十一PMOS管(PM11)的源极与所述四输入匹配电路(1)的第一输出端(vo1)相连，第十二PMOS管(PM12)的源极与所述四输入匹配电路(1)的第二输出端(vo2)相连；第十一PMOS管(PM11)的漏极、第十二PMOS管(PM12)的栅极、第一NMOS管(NM1)的漏极相连、第二NMOS管(NM2)的栅极、第三NMOS管(NM3)的漏极均相连并作为所述锁存电路(2)的第一输出端(OUT1)；第十一PMOS管(PM11)的栅极、第十二PMOS管(PM12)的漏极、第一NMOS管(NM1)的栅极、第二NMOS管(NM2)的漏极、第四NMOS管(NM4)的漏极均相连并作为所述锁存电路(2)的第二输出端(OUT2)；第三NMOS管(NM3)的栅极、第四NMOS管(NM4)的栅极均连接第一时钟信号(CLK1)；第一NMOS管(NM1)的源级、第二NMOS管(NM2)的源级、第三NMOS管(NM3)的源级、第四NMOS管(NM4)的源级均接地；所述输出整形电路(3)包括第一反相器(INV1)、第二反相器(INV2)、第三反相器(INV3)、第四反相器(INV4)、第五反相器(INV5)、第六反相器(INV6)、第一或非门(NOR1)、第二或非门(NOR2)；第一反相器(INV1)的输入端连接所述锁存电路(2)的第一输出端(OUT1)，第一反相器(INV1)的输出端串联第二反相器(INV2)后与第一或非门(NOR1)的第一输入端连接；第三反相器(INV3)的输入端连接所述锁存电路(2)的第二输出端(OUT2)，第三反相器(INV3)的输出端串联第四反相器(INV4)后与第二或非门(NOR2)的第一输入端连接；第一或非门(NOR1)的输出端连接第五反相器(INV5)的输入端，第二或非门(NOR2)的输出端连接第六反相器(INV6)的输入端，第一或非门(NOR1)的第二输入端与第二或非门(NOR2)的输出端相连，第二或非门(NOR2)的第二输入端与第第一或非门(NOR1)的输出端相连；第六反相器(INV6)的输出端为比较器的第一输出端(OUTP)，第五反相器(INV5)的输出端为比较器的第二输出端和(OUTN)。