一种低功耗动态三值CMOS或门电路

摘要：

本实用新型公开了一种低功耗动态三值CMOS或门电路，包括预置电路、输入电路和判决锁存器控制的输出电路；所述预置电路包括nMOS管N4和N10；所述输入电路包括nMOS管N5、N6、N7、N8；所述判决锁存器控制的输出电路包括pMOS管P1、P2、P3和nMOS管N1、N2、N3、N9；所述pMOS管P1的源级接工作电压VDD；所述nMOS管N1、N2的源级接地；所述nMOS管N4、N10的源级接电压1/2VDD；所述预置电路N4和N10的栅极接时钟CP信号，漏极分别接输出<img file="dest_path_DDA0000495764120000011.TIF" wi="43" he="72" />和Q。本实用新型的有益效果是：具有延迟小、布线面积小、功耗低、具有很强的逻辑灵活性的优点，增加了电路的信息量。

专利类型：实用新型

申请/专利号：CN201320853955.2

申请日期：2013-12-23

公开/公告号：CN203675092U

公开/公告日：2014-06-25

主分类号：H03K19/20(2006.01)I

申请/专利权人:浙江大学城市学院

发明/设计人:胡晓慧;杭国强;周选昌;杨旸;章丹艳

主申请人地址:310015 浙江省杭州市湖州街50号

专利代理机构:杭州九洲专利事务所有限公司 33101

代理人:张羽振

国别省市代码:浙江;33

权利要求：

一种低功耗动态三值CMOS或门电路，其特征在于：包括预置电路、输入电路和判决锁存器控制的输出电路； 所述预置电路包括nMOS管N4和N10；所述输入电路包括nMOS管N5、N6、N7、N8；所述判决锁存器控制的输出电路包括pMOS管P1、P2、P3和nMOS管N1、N2、N3、N9； 所述pMOS管P1的源级接工作电压VDD；所述nMOS管N1、N2的源级接地；所述nMOS管N4、N10的源级接电压1/2VDD； 所述预置电路N4和N10的栅极接时钟CP信号，漏极分别接输出<img file="dest_path_FDA0000495764100000011.TIF" wi="54" he="80" />和Q；所述输入电路N5、N6、N7、N8的栅极分别接输入信号x、y、<img file="dest_path_FDA0000495764100000012.TIF" wi="160" he="92" />N5和N6串联，N7和N8串联；N5和N7的漏极分别接输出<img file="dest_path_FDA0000495764100000013.TIF" wi="50" he="80" />和Q；所述判决锁存器控制的输出电路包括时钟控制电路和差分锁存控制电路两部分；所述时钟控制电路，包括pMOS管P1和nMOS管N1、N2；所述差分锁存控制电路，包括pMOS管P2、P3和nMOS管N3、N9； 所述判决锁存输出电路P1的栅极接时钟CP信号，N1、N2的栅极接时钟<img file="dest_path_FDA0000495764100000014.TIF" wi="90" he="71" />信号；P2和N3源漏极串联相接，相连节点为输出信号<img file="dest_path_FDA0000495764100000015.TIF" wi="79" he="95" />P3和N9源漏极串联相接，相连节点为输出信号Q；P2和N3栅极相连，并连接至输出信号Q；P3和N9栅极相连，并连接至输出信号Q。