一种高速延迟锁相环

摘要：

本实用新型涉及一种高速延迟锁相环，包括分频器、第一DLL延迟链、第二DLL延迟链、第一反相器以及第二反相器，分频器的输入端接输入时钟，分频器与第一DLL延迟链连接，第一DLL延迟链与第二DLL延迟链之间通过第一反相器连接，第二DLL延迟链通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，DLL逻辑控制电路控制第一DLL延迟链和第二DLL延迟链，时钟组合电路的输出、输入时钟均进入DLL鉴相器的输入端，DLL鉴相器的输出端与DLL逻辑控制电路连接。解决了现有的延迟锁相环存在高频时钟信号丢失的技术问题，本实用新型克服了高频时钟信号在延迟链里丢失的问题，实现了高速时钟信号传输。

专利类型：实用新型

申请/专利号：CN201320680569.8

申请日期：2013-10-30

公开/公告号：CN203563053U

公开/公告日：2014-04-23

主分类号：H03L7/099(2006.01)I

申请/专利权人:西安华芯半导体有限公司

发明/设计人:亚历山大;刘成

主申请人地址:710055 陕西省西安市高新6路38号腾飞创新中心A座4层

专利代理机构:西安智邦专利商标代理有限公司 61211

代理人:张倩

国别省市代码:陕西;61

权利要求：

一种高速延迟锁相环，包括时钟组合电路、DLL逻辑控制电路以及DLL鉴相器，其特征在于：还包括分频器、第一DLL延迟链、第二DLL延迟链、第一反相器以及第二反相器，所述分频器的输入端接输入时钟，所述分频器的输出端与第一DLL延迟链连接，所述第一DLL延迟链与第二DLL延迟链之间通过第一反相器连接，所述第二DLL延迟链的输出端通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，所述DLL逻辑控制电路同时控制第一DLL延迟链和第二DLL延迟链，时钟组合电路输出的输出时钟和输入时钟均进入DLL鉴相器的输入端，所述DLL鉴相器的输出端与DLL逻辑控制电路连接。