PLL电路参考时钟切换电路系统

摘要：

本实用新型涉及PLL电路参考时钟切换电路系统，晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接，PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出CP端口接环路滤波器的输入端，环路滤波器的输出端和调制信号分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路的输出端连接开关的输入端，开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。本实用新型可确保调制指数在允许的工作温度下不会发生跳变，实现了射频频率的高准确度和高稳定性。

专利类型：实用新型

申请/专利号：CN201320495658.5

申请日期：2013-08-14

公开/公告号：CN203387495U

公开/公告日：2014-01-08

主分类号：H03L1/02(2006.01)I

申请/专利权人:江西航天海虹测控技术有限责任公司

发明/设计人:胡水根;时剑;邹辉

主申请人地址:330024 江西省南昌市经济技术开发区双港西大街528号

国别省市代码:江西;36

权利要求：

 PLL电路参考时钟切换电路系统，包括PLL模块，其特征在于，所述PLL模块包括VCO、分频器A、分频器B、鉴想器和寄存器，晶振A和晶振B的输出端分别连接摸拟开关的输入端，摸拟开关的输出端通过分频器A与鉴相器连接，PLL模块中寄存器的CLK、DATA输入端分别接单片机，PLL模块的鉴相器输出端口接环路滤波器的输入端，环路滤波器的输出端和调制信号分别连接加法器的两个输入端，加法器的输出端连接PLL模块的VCO的调谐电压输入端口，VCO通过分频器B与鉴相器连接；单稳态电路的输出端连接开关的输入端，开关的输出端连接模拟开关的选择输入端口，开关的状态控制端口为输入端口。