一种抑制高速比较器火花码和亚稳态的电路结构

摘要：

本发明涉及高速模数转换器领域，尤其涉及FLASHADC模数转换器，具体为一种抑制高速比较器火花码和亚稳态的电路结构，其结构简单，降低编码复杂度，能够有效地抑制高速比较器火花码和亚稳态，其包括格雷码编码电路，格雷码编码电路包括输入端和输出端，格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与格雷码编码电路的输出端最高位连接的二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他二输入与非门的输入端分别设置二输入或门，二输入或门的输出端连接二输入与非门的输入端。

专利类型：发明专利

申请/专利号：CN201310569575.0

申请日期：2013-11-13

公开/公告号：CN103618549A

公开/公告日：2014-03-05

主分类号：H03M1/12(2006.01)I

申请/专利权人:无锡思泰迪半导体有限公司

发明/设计人:马辉;应祖金;蒋赛尖

主申请人地址:214028 江苏省无锡市新区长江路16号

专利代理机构:无锡盛阳专利商标事务所(普通合伙) 32227

代理人:杜丹盛

国别省市代码:江苏;32

权利要求：

一种抑制高速比较器火花码和亚稳态的电路结构，其包括格雷码编码电路，所述格雷码编码电路包括输入端和输出端，所述格雷码编码电路的输入端包括多个二输入与非门，其特征在于，与所述格雷码编码电路的输出端最高位连接的所述二输入与非门的一个输入端接地、另一个输入端设置二输入或门，其他所述二输入与非门的输入端分别设置二输入或门，所述二输入或门的输出端连接所述二输入与非门的输入端。