一种具有数字校正模块的流水线ADC电路
本发明涉及一种具有数字校正模块的流水线ADC电路，本发明在模块电路的设计中，为了避免普通CMOS开关导通电阻变化引入的非线性，首先，ADC整体结构上，使用9级流水线单元，每级采用相同的1.5位结构，使得电路更加模块化。使用数字校正技术，降低非理想因素的影响。其次，对模块电路进行优化设计以减小ADC误差。使用单电容采样保持电路和栅压自举开关，提高采样线性度和精度；数字校正使用全加器电路实现，能够有效减少模拟电路，提高数字电路的应用，同时提高ADC转换精度和效率，有效地减少误差和非理想特性对电路的影响。
发明专利
CN201310499369.7
2013-10-22
CN103916126A
2014-07-09
H03M1/12(2006.01)I
新乡学院
贾蒙;肖淼鑫;张烨;李琼;姚鹏
453000 河南省新乡市金穗大道东段
上海脱颖律师事务所 31259
李强
河南;41
一种有数字校正模块的流水线ADC电路，包括采样保持电路，9级流水单元处理模块，时钟产生电路模块，延时处理模块和数字校正模块，其特征在于：该保持采样电路采用翻转围绕式电路结构，整个电路在采样相和保持相只使用一个电容；该9级流水单元处理模块用于将采样的模拟信号转换为10位的数字信号；该时钟产生电路模块用于产生2相非重叠时钟信号；该延时处理模块用于将9个流水线单元输出的数字信号对齐；该数字校正模块用于对每一单元的数字输出叠位相加完成校正。