一种二加数时序单元

摘要：

本发明公开了一种二加数时序单元，适用于两个数相加和乘法器的部分积累加的实现。包括全加器、D触发器、两个多路选择器。全加器具有两个内部输入端和一个内部输出端，引出有一个输入端c-1和一个输出端c；D触发器具有数据输入端、时钟输入端Clock、复位端Reset、输出端Q；第一多路选择器具有一个内部输出端，引出有两个输入端a、b和一个选择端Sab；第二多路选择器具有一个内部输入端和一个内部输出端，引出有一个输入端SI和一个选择端SE。所述全加器的两个内部输入端分别和第一多路选择器的内部输出端以及D触发器的输出端连接；第二多路选择器的内部输入端和全加器的内部输出端连接，内部输出端和D触发器的数据输入端连接。

专利类型：发明专利

申请/专利号：CN201310488790.8

申请日期：2013-10-17

公开/公告号：CN103607195A

公开/公告日：2014-02-26

主分类号：H03K19/173(2006.01)I

申请/专利权人:陕西万达信息工程有限公司

发明/设计人:王兴全;雷绍充

主申请人地址:710075 陕西省西安市高新区唐延路3号旺座国际城1栋3单元33001室

专利代理机构:西安通大专利代理有限责任公司 61200

代理人:汪人和

国别省市代码:陕西;61

权利要求：

一种二加数时序单元，其特征在于：包括全加器（FA）、D触发器、两个多路选择器；全加器具有两个内部输入端和一个内部输出端，引出有一个输入端c?1和一个输出端c；D触发器具有数据输入端、时钟输入端Clock、复位端Reset、输出端Q；第一多路选择器具有一个内部输出端，引出有两个输入端a、b和一个选择端Sab；第二多路选择器具有一个内部输入端和一个内部输出端，引出有一个输入端SI和一个选择端SE；所述全加器的两个内部输入端分别与第一多路选择器的内部输出端以及D触发器的输出端Q相连接；第二多路选择器的内部输入端和全加器的内部输出端相连接，第二多路选择器的内部输出端和D触发器的数据输入端相连接。