一种高速viterbi译码器及译码算法的FPGA实现方法

摘要：

本发明公开了一种高速viterbi译码器及译码算法的FPGA实现方法。所述译码器包括输入转换及分支量度计算电路；相加、比较、选择电路；状态量度存储器；幸存路径存储和回溯译码模块；顶层调用模块。同时，本发明采用VHDL代码实现，可以在接近理论值纠错性能的基础上实现高达100Mbps的译码速率吞吐率。

专利类型：发明专利

申请/专利号：CN201310199026.9

申请日期：2013-05-24

公开/公告号：CN104184481A

公开/公告日：2014-12-03

主分类号：H03M13/23(2006.01)I

申请/专利权人:成都林海电子有限责任公司

发明/设计人:吴伟林;万明刚;张代红;陈宇;何戎辽

主申请人地址:611731 四川省成都市高新西区天勤路839号

专利代理机构:四川力久律师事务所 51221

代理人:林辉轮%王芸

国别省市代码:四川;51

权利要求：

一种高速viterbi译码器，其特征在于，所述译码器包括输入转换及分支量度计算电路；相加、比较、选择电路；状态量度存储器；幸存路径存储和回溯译码模块；输出单元；顶层调用模块，其中：输入转换及分支量度计算电路包括逻辑电路和分支度量单元，分支度量单元用于计算接收符号与网格图分支上相应分支符号之间的距离，并将计算结果输出给相加、比较、选择电路；相加、比较、选择电路，用于将进入每一状态的两条分支的前一时刻的幸存路径度量值与相应分支度量分别进行相加，进行比较并选取其中较小的为更新的幸存路径度量值，对应的路径为幸存路径，然后将幸存路径度量值输出给状态量度存储器，将幸存路径输出给幸存路径存储和回溯译码模块；状态量存储器，用于存储相加、比较、选择单元输出的更新的路径度量值；幸存路径存储和回溯译码模块，用于通过对相加、比较、选择单元输出的幸存路径进行处理来得到译码比特，并输出给输出单元；输出单元，用于完成译码器的缓冲输出；顶层调用单元，用于控制译码器中输入转换及分支量度计算电路，相加、比较、选择电路，状态量度存储器、幸存路径存储和回溯译码模块和输出单元的协调工作与同步。