一种基于硬件数字滤波的谐波抑制装置

摘要：

本实用新型公开一种基于硬件数字滤波的谐波抑制装置，由A/D转换器、可编程门阵列、控制信号形成单元、驱动电路和全控逆变电路依次串接组成，A/D转换器输出端接第一RAM存储器输入端，第一RAM存储器输出端分别接数字滤波器输入端和减法器的一个输入端，滤波器输出端分别接减法器的另一个输入端和周期判断单元输入端，周期判断单元输出端接延时电路的一个输入端，减法器输出端接第二RAM存储器，第二RAM存储器分别接延时电路的另一个输入端和控制信号形成单元的一个输入端，延时电路的输出端接控制信号形成单元的另一个输入端；具有较快的计算速度和较高的计算精度、较强的抗电磁干扰能力和较高的集成度。

专利类型：实用新型

申请/专利号：CN201120175241.1

申请日期：2011-05-30

公开/公告号：CN202068386U

公开/公告日：2011-12-07

主分类号：H03H17/02(2006.01)I

申请/专利权人:江苏科技大学

发明/设计人:黄巧亮;刘维亭;朱志宇;魏海峰;曾庆军;袁文华

主申请人地址:212003 江苏省镇江市梦溪路2号

专利代理机构:南京经纬专利商标代理有限公司 32200

代理人:楼高潮

国别省市代码:江苏;32

权利要求：

一种基于硬件数字滤波的谐波抑制装置，由A/D转换器（2）、可编程门阵列（1）控制信号形成单元（9）、驱动电路（10）和全控逆变电路（11）依次串接组成，其特征是：可编程门阵列（1）由RAM存储器、数字滤波器（4）、减法器（5）、周期判断单元（6）和延时电路（7）组成，A/D转换器（2）输出端接第一RAM存储器（3）输入端，第一RAM存储器（3）输出端分别接数字滤波器（4）输入端和减法器（5）的一个输入端，滤波器（4）输出端分别接减法器（5）的另一个输入端和周期判断单元（6）输入端，周期判断单元（6）输出端接延时电路（7）的一个输入端，减法器（5）输出端接第二RAM存储器（8），第二RAM存储器（8）分别接延时电路（7）的另一个输入端和控制信号形成单元（9）的一个输入端，延时电路（7）的输出端接控制信号形成单元（9）的另一个输入端。