并串数据转换电路

摘要：

一种并串数据转换电路，包括一电流源、一时钟输入子电路及一并行数据输入子电路，时钟输入子电路包括一第一时钟信号端及一第二时钟信号端，第一时钟信号端与第二时钟信号端输入时钟互为反相时钟，并串数据转换电路还包括一时钟控制子电路及一串行数据输出控制子电路，时钟控制子电路包括一第一开关元件、一第二开关元件、一第三开关元件及一第四开关元件，第一与第三开关元件由第二时钟信号端控制，第二与第四开关元件由第一时钟信号端控制，串行数据输出控制子电路包括加快输出信号下降沿翻转的一第五开关元件、一第六开关元件、限制输出信号幅度的一第七开关元件及一第八开关元件。本实用新型可以抑制过冲。

专利类型：实用新型

申请/专利号：CN201120135666.X

申请日期：2011-05-03

公开/公告号：CN202026302U

公开/公告日：2011-11-02

主分类号：H03M9/00(2006.01)I

申请/专利权人:四川和芯微电子股份有限公司

发明/设计人:范方平

主申请人地址:610041 四川省成都市高新区孵化园7号楼402室

国别省市代码:四川;51

权利要求：

一种并串数据转换电路，用于将并行数据转换为串行数据，所述并串数据转换电路包括一电流源、一与所述电流源相连的时钟输入子电路及一与所述时钟输入子电路相连的并行数据输入子电路，所述时钟输入子电路包括一第一时钟信号端及一第二时钟信号端，所述第一时钟信号端输入的时钟与所述第二时钟信号端输入的时钟互为反相时钟，其特征在于：所述并串数据转换电路还包括一与所述并行数据输入子电路相连的串行数据输出控制子电路及一与所述时钟输入子电路及所述串行数据输出控制子电路相连的时钟控制子电路，所述时钟控制子电路包括一第一开关元件、一第二开关元件、一第三开关元件及一第四开关元件，所述第一开关元件与所述第三开关元件由所述第二时钟信号端控制，所述第二开关元件与所述第四开关元件由所述第一时钟信号端控制，所述串行数据输出控制子电路包括用于加快输出信号下降沿翻转的一第五开关元件、一第六开关元件、用于限制输出信号幅度的一第七开关元件及一第八开关元件。