一种低延时数字时钟分频电路

摘要：

一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。

专利类型：实用新型

申请/专利号：CN201120084587.0

申请日期：2011-03-28

公开/公告号：CN202043094U

公开/公告日：2011-11-16

主分类号：H03K23/66(2006.01)I

申请/专利权人:东南大学

发明/设计人:刘新宁;王镇;杨军;赵梦南;孙华芳;王学香

主申请人地址:210096 江苏省南京市四牌楼2号

专利代理机构:南京天翼专利代理有限责任公司 32112

代理人:汤志武

国别省市代码:江苏;32

权利要求：

一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，其特征在于：多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口；分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数转换成并联结构的分频参数输出给各级分频器。