一种应用于时钟数据恢复的鉴相器电路

摘要：

本发明公开了一种应用于时钟数据恢复的鉴相器电路，本电路利用时钟信号分别对随机数据信号、随机数据延迟后的信号进行鉴相，判断时钟信号的上升沿是否处于随机数据信号、随机数据延迟信号上升沿的中点，从而输出相位超前或者滞后的标志信号，最终使得时钟数据恢复，电路恢复后的时钟信号对恢复后的数据信号处于最佳采样点，另外此鉴相器利用时钟沿同时对两个数据沿进行鉴相，其鉴相器增益是普通鉴相器增益的两倍，从而增大了时钟数据恢复电路的环路增益，拓宽了锁定捕获范围，减小了锁定时间，提高了时钟数据恢复电路的性能。

专利类型：发明专利

申请/专利号：CN201110083466.9

申请日期：2011-04-02

公开/公告号：CN102281060A

公开/公告日：2011-12-14

主分类号：H03L7/08(2006.01)I

申请/专利权人:长沙景嘉微电子有限公司

发明/设计人:蒋仁杰;陈怒兴;郭斌

主申请人地址:410205 湖南省长沙市河西高新区麓谷基地麓景路2号长沙生产力促进中心

国别省市代码:湖南;43

权利要求：

一种应用于时钟数据恢复的鉴相器电路，其特征在于：A、由4个延迟缓冲器（BUF1）、（BUF2）、（BUF3）、（BUF4）和4个三输入或非门（U1）、（U2）、（U3）、（U4）以及2个两输入或非门（U5）、（U6）组成；B、Clk_P、Clk_N是差分时钟信号，Clk_P接到（U1）、（U2）的输入端，Clk_N接到（U3）、（U4）的输入端，Data_P、Data_N是差分数据信号；C、?Data_P接到（U1）、（U3）和（BUF1）的输入端，Data_N接到（U2）、（U4）和（BUF1）的输入端；D、（BUF1）的两个差分输出端分别接到（BUF2）的差分输入端，（BUF2）的两个差分输出端分别接到（BUF3）的两个差分输入端，（BUF3）的两个差分输出端分别接到（BUF4）的两个差分输入端，（BUF4）的两个差分输出端分别接到（U1）、（U3）和（U2）、（U4）的输入端；E、（U1）、（U2）的输出端分别接到（U5）的两个输入端，（U3）、（U4）的输出端分别接到（U6）的两个输入端，（U5）的输出端UP以及（U6）的输出端DN分别表示相位超前和相位滞后信号。