基于FPGA片内锁相环的窗口时钟生成和动态配置方法

摘要：

本发明提供一种基于FPGA片内锁相环的窗口时钟生成和动态配置方法，根据所需窗口时钟以及输入时钟频率，计算FPGA片内锁相环的配置参数；向FPGA发送锁相环配置参数，FPGA接收配置参数，在收到启动命令后开始片内锁相环动态重配置过程；FPGA片内锁相环输出多个时钟，每两个时钟通过FPGA内部处理合成所需窗口时钟并输出。本发明根据所需窗口时钟以及输入时钟的频率设置FPGA片内锁相环的配置参数，在FPGA内部合成窗口时钟，对外部配置的硬件要求少，提供的窗口时钟可控性高、电磁兼容性好。

专利类型：发明专利

申请/专利号：CN201110050328.0

申请日期：2011-03-02

公开/公告号：CN102208911A

公开/公告日：2011-10-05

主分类号：H03L7/08(2006.01)I

申请/专利权人:北京航天测控技术有限公司

发明/设计人:殷晔;王石记;付旺超;徐鹏程;安佰岳;杜影

主申请人地址:100041 北京市石景山区实兴东街3号

专利代理机构:北京理工大学专利中心 11120

代理人:李爱英%杨志兵

国别省市代码:北京;11

权利要求：

一种基于FPGA片内锁相环的窗口时钟生成和动态配置方法，其特征在于，具体步骤为：步骤一、在FPGA内部划分如下功能模块：锁相环重配置模块、片内锁相环以及窗口时钟合成模块；步骤二、根据所需窗口时钟，设计合成所需窗口时钟的时钟信号；当需要一个窗口时钟时，则所述的时钟信号为一组C0和C1，当需要多个窗口时钟时，则所述的时钟信号为多组C0和C1；其中，C1的下降沿由所需窗口时钟的上升沿决定，C0的下降沿由所需窗口时钟的下降沿决定，且C1的上升沿超前于C0上升沿2ns；根据所述时钟信号以及输入时钟频率，计算片内锁相环的配置参数；其中所述配置参数包括前倍频数、后分频数、后分频高计数以及后分频低计数，每组时钟信号的配置参数的计算过程相同，如下：根据公式(1)计算所需窗口时钟上升沿、下降沿出现时刻的粗调分辨率step，单位为纳秒ns；step＝1/fvco????????????????????????????(1)其中，fvco为片内锁相环中的压控振荡器VCO输出频率；利用公式(2)根据所需窗口时钟频率与输入时钟频率之比，计算锁相环前倍频数M和锁相环后分频数N的关系；P＝fwin/finP＝M/N??????????????????????????????????(2)其中，fin为输入时钟频率，fwin为所需窗口时钟频率；根据公式(3)和(4)计算时钟C0的后分频高计数H0和后分频低计数L0；N＝H0+L0????????????????????????????????(3)H0＝tdeass/step?????????????????????????(4)其中，tdeass为所需窗口时钟的下降沿时刻；根据公式(5)和(6)计算时钟C1的后分频高计数H1和后分频低计数L1；N＝H1+L1????????????????????????(5)H1＝tass/step???????????????????(6)其中，tass为所需窗口时钟的上升沿时刻；根据公式(7)计算压控振荡器VCO输出频率fvcofvco＝fin×M????????????????????(7)步骤三：向FPGA发送配置参数，锁相环重配置模块接收配置参数，在收到启动命令后开始片内锁相环动态配置；步骤四：当所需窗口时钟为一个时，片内锁相环输出一组时钟信号，当所需窗口时钟为多个时，片内锁相环输出多组时钟信号，每组时钟信号通过窗口时钟合成模块内部处理合成所需窗口时钟并输出；其中，所述处理合成为：每组的时钟信号C1取反后与C0做相与运算获得所需窗口时钟；步骤五、当所需窗口时钟与前一时刻生成的窗口时钟不一致时，根据当前所需窗口时钟以及输入时钟频率，重新执行步骤二至四，实现对PFGA片内锁相环动态配置。