一种准循环低密度奇偶校验码并行编码电路

摘要：

本发明公开了一种准循环低密度奇偶校验码并行编码电路。它包括一个或多个编码电路单元，编码电路单元包括第一寄存器组1、与门阵列2、异或门组3和第二寄存器组4；所述第一寄存器组和第二寄存器组根据循环置换矩阵的维数L均由L个寄存器构成；所述异或门组根据循环置换矩阵的维数L由L个异或门构成；所述第一寄存器组的输出端和与门阵列的输入端连接，与门阵列的输出端与异或门组的输入端连接，异或门组的输出端与第二寄存器组的输入端连接，第二寄存器组的输出端与异或门组的输入端连接。本发明实现了准循环低密度奇偶校验码的并行编码，编码复杂度低，速度快，循环置换矩阵的秩和维数不受限制，并行因子不受限制，灵活度高，且兼具面积小的优点。

专利类型：发明专利

申请/专利号：CN201110047480.3

申请日期：2011-02-28

公开/公告号：CN102130694A

公开/公告日：2011-07-20

主分类号：H03M13/11(2006.01)I

申请/专利权人:浙江大学

发明/设计人:沈海斌;张雷雷;陈武;李袁鑫

主申请人地址:310027 浙江省杭州市西湖区浙大路38号

专利代理机构:杭州求是专利事务所有限公司 33200

代理人:张法高

国别省市代码:浙江;33

权利要求：

一种准循环低密度奇偶校验码并行编码电路，其特征在于包括一个或多个编码电路单元，编码电路单元包括第一寄存器组(1)、与门阵列(2)、异或门组(3)和第二寄存器组(4)；所述第一寄存器组(1)和第二寄存器组(4)根据循环置换矩阵的维数L均由L个寄存器构成；所述异或门组(3)根据循环置换矩阵的维数L由L个异或门构成；所述第一寄存器组(1)的输出端和与门阵列(2)的输入端连接，与门阵列(2)的输出端与异或门组(3)的输入端连接，异或门组(3)的输出端与第二寄存器组(4)的输入端连接，第二寄存器组(4)的输出端与异或门组(2)的输入端连接。