带有预放大器且互补输入的循环折叠跨导运算放大器
带有预放大器的互补输入的循环折叠运算跨导放大器，属于运算放大器技术领域。其特征在于：具有由N型晶体管(N5、N1、N2、N3、N4)构成的预放大器，通过P型晶体管(P1、P2、P4、P3)和N型晶体管(N16、N17、N19、N18)互补输入，以及采用循环折叠跨导运算放大器结构来提高跨导运算放大器的单位增益带宽。本电路具有高单位增益带宽和低功耗的特点，符合集成电路目前研究和发展的方向。
发明专利
CN201010621165.2
2010-12-24
CN102035486A
2011-04-27
H03F3/45(2006.01)I
清华大学
魏琦;程华斌;杨华中
100084 北京市100084-82信箱
北京众合诚成知识产权代理有限公司 11246
朱琨
北京;11
带有预放大器且互补输入的循环折叠跨导运算放大器，其特征在于，含有预放大器电路，P型互补输入电路及其所连接的偏置电压晶体管对部分、N型偏置尾电流晶体管部分和共源共栅晶体管对部分，N型互补输入电路及其所连接的N型偏置电压晶体管部分、P型偏置尾电流晶体管部分和公园贡山晶体管对部分，其中：预放大器电路，含有：第一NMOS管(N1)、第二NMOS管(N2)、第三NMOS管(N3)、第四NMOS管(N4)以及第五NMOS管(N5)，其中：所述第五NMOS管(N5)的源级接地，栅极接N型第一偏置电压(Vbn1)；所述第一NMOS管(N1)的栅极和第二NMOS管(N2)的栅极依次各自接全差分信号(VINN)和(VINP)，该第一NMOS管(N1)、第二NMOS管(N2)的源级彼此相连后再接所述第五NMOS管(N5)的栅极；所述第三NMOS管(N3)、第四NMOS管(N4)彼此栅极相连后接N型第零偏置电压(Vbn0)，彼此漏极相连后接电源(VDD)，该第三NMOS管(N3)的源级与第一NMOS管(N1)的漏极相连，该第四NMOS管(N4)的源级与该第二NMOS管(N4)的漏极相连；P型互补输入支路，含有：第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)和第四PMOS管(P4)，该第一PMOS管(P1)和第二PMOS管(P2)的栅极互连后接所述第二NMOS管(N2)的漏极，该第三PMOS管(P3)和第四PMOS管(P4)的栅极互连后接第一NMOS管(N1)的漏极；所述与P型互补输入支路相连的P型偏置电压晶体管部分，另第五PMOS管(P5)的源级接所述电源电压(VDD)，栅极接P型第一偏置电压(Vbp1)，而漏极与所述第一到第四共四个PMOS管(P1，P2，P3，P4)的源级相连；与所述P型互补支路相连的N型偏置电流晶体管部分，含有：第六NMOS管(N6)、第七NMOS管(N7)、第八NMOS管(N8)和第九NMOS管(N9)，其中，所述第六到第九NMOS管(N6，N7，N8，N9)的源级互连接地，所述第六到第七共两个NMOS管(N6，N7)的栅极互连后接所述第三PMOS管(P3)的漏极，所述第八、第九两个NMOS管(N8，N9)的栅极互连后接所述第二PMOS管(P2)的漏极，所述第六NMOS管(N6)的漏极接第一PMOS管(P1)的漏极，所述第九NMOS管(N9)的漏极接第四PMOS管(P4)的漏极；与所述P型互补支路相连的所述P型互补输入支路的共源共栅晶体管对部分，含有：第十NMOS管(N10)、第十一NMOS管(N11)、第十二NMOS管(N12)、第十三NMOS管(N13)、第十四NMOS管(N14)和第十五NMOS管(N15)，其中，所述第十二NMOS管(N12)、第十三NMOS管(N13)两者的栅极互联后接N型第二偏置电压(Vbn2)，所述第十NMOS管(N10)、第十一NMOS管(N11)两者的栅极互连后接所述N型第二偏置电压(Vbn2)，所述第十四NMOS管(N14)、第十五NMOS管(N15)两者的栅极相连后接N型第三偏置电压(Vbn3)，所述第十二NMOS管(N12)的漏极接所述第三PMOS管(P3)的漏极，该第十二NMOS管(N12)的漏极接所述第三PMOS管(P3)的漏极，该第十二NMOS管(N12)的源级接所述第七NMOS管(N7)的漏极，所述第十三NMOS管(N13)的漏极接所述第二PMOS管(P2)的漏极，该第十三NMOS管(N13)的源级接所述第八NMOS管(N8)的漏极，所述第十NMOS管(N10)的源级接所述第六NMOS管(N6)的漏极，所述第十一NMOS管(N11)的源级接所述第九NMOS管(N9)的漏极，所述第十NMOS管(P10)的漏极接第十四NMOS管(N14)的源级，所述第十一NMOS管(N11)的源级接所述第九NMOS关(N9)的漏极，该第十NMOS关(N11)的漏极接第十四NMOS管(N15)的源级；N型互补输入支路，含有：四个源级相连的NMOS管，表示为：第十六NMOS管(N16)、第十七NMOS(N17)管、第十八NMOS管(N18)与第十九NMOS管(N19)，其中，所述第十六NMOS管(N16)、第十七NMOS管(N17)两者的栅极互连后连接在接所述第二NMOS管(N2)的漏极，第十八NMOS管(N18)、第十九NMOS管(N19)两者的栅极互连后接所述第一NMOS管(N1)的漏极；与所述N型互补输入支路相连的偏置电压晶体管部分，是第二十NMOS管(N20)，源级接地，栅极接共模控制信号(VCMFB)，漏极与所述第十六到第十九共四个NMOS管(N16，N17，N18，N19)的源级相连；与所述N型互补支路相连的偏置尾电流晶体管部分，含有：第六PMOS管(P6)、第七PMOS管(P7)、第八PMOS管(P8)和第九PMOS管(P9)，各自源级互连后接所述电源电压(VDD)；与所述N型互补输入支路相连的共源共栅晶体管对部分，含有：第十PMOS管(P10)、第十一PMOS管(P11)、第十二PMOS管(P12)和第十三PMOS管(P13)，第十四PMOS管(P15)和第十五PMOS管(P15)，其中，所述第十PMOS管(P10)、第十一PMOS管(P11)两者的栅极相连后接P型第二偏置电压(Vbp2)，所述第十二PMOS管(P12)、第十三PMOS管(P13)两者的栅极相连后接所述P型第二偏置电压(Vbp2)，该第十PMOS管(P10)的源级接第六PMOS管(P6)的漏极，该第十一PMOS管(P11)的源级接第九PMOS管(P9)的漏极，该第十二PMOS管(P12)的源级接第七PMOS管(P7)的漏极，该第十三PMOS管(P13)的源级接第八PMOS管(P8)的漏极，该第十二PMOS管(P12)的漏极同时接至所述第六、第七两个PMOS管(P6，P7)的栅极和所述第十八NMOS管(N18)的漏极，该第十三PMOS管(P13)的漏极同时接到所述第八、第九PMOS管(P8，P9)的栅极和所述第十七NMOS管(N17)的漏极，所述第十四、第十五两个PMOS管(P14，P15)的栅极互连后接P型第三偏置电压(Vbp3)，该第十四PMOs管(P14)的漏极和所述第十四NMOS管(N14)的漏极相连后接第三全差分信号(VOUTP)，该第十五PMOS管(P15)的漏极和所述第十五NMOS管(N15)的漏极相连后接第四全差分信号(VOUTN)，该第十四PMOS管(P14)的源级和第十PMOS管(P10)的漏极相连，该第十五PMOS管(P15)的源级和第十一PMOS管(P11)的漏极相连。