一种高SFDR折叠内插模数转换器
本发明提供一种采用级联折叠内插器级间开关“伪随机乱序”的高SFDR的折叠内插模数转换器结构。该折叠内插模数转换器包含具有折叠单元模拟预处理模块或者内插模拟预处理模块；级联折叠内插器级间开关“伪随机乱序”是用于模拟信号在预处理过程中伪随机选择折叠内插信号路径的一种逻辑序列，每级折叠内插电路中包括两组开关逻辑分别是正向乱序开关逻辑和对应的反向解乱序开关逻辑。此外，开关乱序逻辑分级内乱序逻辑和级间乱序组合逻辑。本发明提出的级联折叠内插电路级内及级间开关乱序逻辑，将处理相邻量化范围的折叠器和内插器间的输入等效失调平均化，将失配引入的谐波分量平均到噪底中，提高了整个模数转换器的无杂散动态范围（SFDR）。
发明专利
CN201010562719.6
2010-11-29
CN101980447A
2011-02-23
H03M1/12(2006.01)I
复旦大学
任俊彦;王明硕;王振宇;顾蔚如;陈迟晓;叶凡
200433 上海市杨浦区邯郸路220号
上海正旦专利代理有限公司 31200
陆飞%盛志范
上海;31
一种折叠内插模数转换器，其特征在于包括模拟信号输入端、跟踪保持电路、电压驱动电路、电阻串参考电压产生电路、预放大电路、N级包含级间开关乱序操作的级联折叠内插电路、比较器电路和编码电路；其中：模拟输入信号在相同的时钟相位下由跟踪保持电路将信号采样到固定的保持电容上；保持信号与参考电压电阻串产生的参考电平作为预放大电路的输入信号，预放大电路的输出为保持信号与参考电平之间的差值放大信号；预放大电路的输出信号通过级间开关选择一个第一级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；第一级折叠电路的输出信号通过级间开关对应选择一个第一级内插电路信号路径作为其输入信号；第一级内插电路的输出信号通过级间开关选择一个第二级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；第二级折叠电路的输出信号通过级间开关对应选择一个第二级内插电路信号路径作为其输入信号；第二级内插电路的输出信号通过级间开关选择一个第三级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；依此类推，第N?1级内插电路的输出信号通过级间开关对应选择一个第N级折叠电路信号路径作为其输入信号，其中一些输出信号直接成为比较器的输入信号；第N级折叠电路的输出信号成为第N级内插电路的输入信号，第N级内插电路的输出信号作为比较器的输入信号；比较器的输出信号经过编码电路的编码后，得到模数转换器的二进制输出码。