可编程50%占空比分频器

摘要：

本发明公开了一种可编程50%占空比分频器。其包括：基本可编程分频器、采样电路、D触发器、延时缓冲链、奇偶判定电路和二选一多路选择器。针对可编程分频器奇数分频时，其输出时钟的占空比问题，本发明采用基本的可编程分频器对原始时钟进行分频，当偶数分频时输出50%占空比时钟，当奇数分频时输出高低电平相差一个原始时钟周期的时钟，然后对奇数分频时钟的高低电平分别加减半个原始时钟周期，产生50%占空比的奇数分频时钟，从而实现可编程分频器对任意分频比输出50%占空比时钟。

专利类型：发明专利

申请/专利号：CN201010552100.7

申请日期：2010-11-19

公开/公告号：CN102035540A

公开/公告日：2011-04-27

主分类号：H03K23/50(2006.01)I

申请/专利权人:长沙景嘉微电子有限公司

发明/设计人:李俊丰;陈怒兴;陈宝民;蒋仁杰;石大勇;郭斌;谭晓强

主申请人地址:410205 湖南省长沙市河西高新区麓谷基地麓景路2号长沙生产力促进中心

国别省市代码:湖南;43

权利要求：

一种可编程50%占空比分频器，其特征在于：基本可编程分频器、采样电路、D触发器、延时缓冲链、奇偶判定电路、二选一多路选择器，其中基本可编程分频器的时钟输入端连接到输入时钟(CLKIN)，分频比控制端连接到分频比控制信号????(C[0：N])，采样电路的数据输入端连接到基本可编程分频器的输出端，时钟输入端连接到输入时钟(CLKIN)，延时缓冲链的输入端连接到输入时钟(CLKIN)，D触发器的复位端与数据输入端连接到采样电路的输出端，D触发器的时钟输入端连接到延时缓冲链的输出端，奇偶判定电路的输入连接到分频比控制信号(C[0：N])，二选一多路选择器的选择输入端连接到奇偶判断电路的输出端，二选一多路选择器的两个选通输入端分别连接到基本可编程分频器的输出端与D触发器的输出端。