应用于动态可重配分频比的PLL的锁定检测电路

摘要：

本发明公开了一种应用于动态可重配分频比的PLL的锁定检测电路，它包括一个异或门X1、两个D触发器D1和D2、一个或非门N1和一个N位的计数器C1。所述的锁定检测电路通过D1和D2对X1输出的数据进行采样，X1的A、B端连接到鉴频鉴相器输出的UP和DOWN信号，N1用来判断UP和DOWN信号的脉宽是否相等，若UP和DOWN信号脉宽相等，则N1输出为高，C1开始工作，当N1的输出维持了N个周期的高电平后，C1输出有效的LOCK信号，表示PLL已经锁定；若UP和DOWN信号脉宽不等，则N1输出为低，C1保持复位状态，LOCK为低，表示PLL还没有锁定。本发明结构简单，在任意的输入参考频率和输出频率下，都可以非常快速准确的检测出PLL的锁定状态。?

专利类型：发明专利

申请/专利号：CN201010552097.9

申请日期：2010-11-19

公开/公告号：CN101977053A

公开/公告日：2011-02-16

主分类号：H03L7/08(2006.01)I

申请/专利权人:长沙景嘉微电子有限公司

发明/设计人:石大勇;陈怒兴;陈宝民;蒋仁杰;李俊丰;郭斌;谭晓强

主申请人地址:410205 湖南省长沙市河西高新区麓谷基地麓景路2号长沙生产力促进中心

国别省市代码:湖南;43

权利要求：

一种应用于动态可重配分频比的PLL的锁定检测电路，其特征在于：它包括一个异或门单元、两个D触发器单元、一个或非门单元和一个N位的计数器单元，或非门的输出控制计数器单元的复位端，当或非门的输出为高时，N位计数器单元开始计数，等N个周期后输出有效的LOCK信号，否则计数器单元的输出一直保持低。