分频器

摘要：

本发明提供了一种分频器，包括3个级联的D型触发器单元、内部复位电路、输出信号控制电路、控制信号译码电路、第二传统D型触发器、负沿CLK触发信号延迟电路以及输出电路，其通过一组3位两进制数字信号M输入控制信号，实现了从1到4范围内的任意一个0.5的整数倍数分频，能够满足射频电路高速、结构简单的需求，并且实现了高占空比。

专利类型：发明专利

申请/专利号：CN201010535278.0

申请日期：2010-11-08

公开/公告号：CN102035548A

公开/公告日：2011-04-27

主分类号：H03L7/18(2006.01)I

申请/专利权人:上海集成电路研发中心有限公司

发明/设计人:任铮;周伟;胡少坚;唐逸

主申请人地址:201210 上海市张江高斯路497号

专利代理机构:上海思微知识产权代理事务所(普通合伙) 31237

代理人:郑玮

国别省市代码:上海;31

权利要求：

一种分频器，至少包括：3个级联的D型触发器单元，前一级D型触发器单元的正相输出端连接到后一级D型触发器单元的时钟信号输入端，每个D型触发器单元的反相输出端连接到各自的数据输入端，3位两进制数字信号控制端的最高位至最低位依次连接到该3个级联的D型触发器单元的设置端，该3个级联的D型触发器单元的负载端均与内部复位电路的输出端相连；内部复位电路，其输入端连接于控制信号译码电路，用于在该3个级联的D型触发器单元的正相输出端输出均为低电平后产生一装载许可信号；输出信号控制电路，其输入端连接于该控制信号译码电路，用于产生一个比该装载许可信号延迟至少3个时钟信号的输出控制信号；控制信号译码电路，连接于该3个级联的D型触发器单元的正相输出端与反相输出端以及该3位两进制数字信号控制端，用于产生译码信号输出至该内部复位电路的输入端与该输出信号控制电路的输入端；第二传统D型触发器，其时钟信号输入端与该内部复位电路的输出端相连，其清零端与该输出信号控制电路的输出端相连，该第二传统D型触发器的正相输出端输出第一输出信号；负沿CLK触发信号延迟电路，连接于该内部复位电路与该输出信号控制电路，用于在该装载许可信号与该输出控制信号的控制下，通过时钟信号负沿脉冲获得一个比第一输出信号延迟至少半个时钟信号的第二输出信号；以及输出电路，接收该第一输出信号与该第二输出信号，用于将该第一输出信号与该第二输出信号相加后输出最终的输出信号。