一种数字延迟锁相环电路

摘要：

本发明涉及一种数字延迟锁相环电路，增加了时钟分频器、初始延迟控制电路，同时改进了移位寄存器，数字延迟线的每个延迟单元由改进的移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，根据相位比较结果控制改进的移位寄存器移位，初始延迟控制电路测量开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间后产生置位信号对改进的移位寄存器进行置位，输入时钟CLKIN经过时钟分频器分频后输出作为改进的移位寄存器的输入时钟。此电路解决了传统的DLL结构锁定速度慢和误锁的问题，并且有比较宽的频率范围，有助于提高芯片成品率。

专利类型：发明专利

申请/专利号：CN201010502274.2

申请日期：2010-10-11

公开/公告号：CN101951260A

公开/公告日：2011-01-19

主分类号：H03L7/08(2006.01)I

申请/专利权人:上海电力学院

发明/设计人:叶波

主申请人地址:200090 上海市杨浦区平凉路2103号

专利代理机构:上海申汇专利代理有限公司 31001

代理人:吴宝根

国别省市代码:上海;31

权利要求：

一种数字延迟锁相环电路，其特征在于，包括数字延迟线、鉴相器、时钟分频器、改进的移位寄存器、初始延迟控制电路，数字延迟线由K个相同的延迟单元组成，K为自然数，每个延迟单元由改进的移位寄存器的输出信号控制，鉴相器比较输入时钟CLKIN和延迟后的输出时钟CLKOUT的相位，根据相位比较结果控制改进的移位寄存器移位，初始延迟控制电路测量开机时输入时钟CLKIN到输出时钟CLKOUT的延迟时间后产生置位信号对改进的移位寄存器进行置位，输入时钟CLKIN经过时钟分频器分频后输出作为改进的移位寄存器的输入时钟。