可配置零点的三阶单环增量总和调制器
本发明公开了一种可配置零点的三阶单环增量总和调制器，它包括第一减法器、第一全加器、第一延迟单元、第二减法器、第二全加器、第二延迟单元、第三全加器、第三延迟单元、第四全加器、量化单元、数据输入端、延迟单元的时钟控制信号、数据输出端、第一比例系数、第二比例系数、第三比例系数、第四比例系数及第五比例系数。通过调节零点的位置，可以实现对特定频率偏移位置出的噪声抑制，改善系统的噪声的特性。同时，所设计的增量总和调制器的输出位宽窄，具有良好的噪声特性，可以满足大多数频率综合器的性能指标要求。
发明专利
CN201010271104.8
2010-08-31
CN102025367A
2011-04-20
H03K23/68(2006.01)I
华东师范大学%上海集成电路研发中心有限公司
石春琦;张润曦;赖宗声;许帅;胡少坚;王勇;赵宇航;陈寿面
200241 上海市闵行区东川路500号
上海蓝迪专利事务所 31215
徐筱梅%张翔
上海;31
一种可配置零点的三阶单环增量总和调制器，其特征在于：该增量总和调制器包括第一减法器(U1)、第一全加器(U2)、第一延迟单元(U3)、第二减法器(U4)、第二全加器(U5)、第二延迟单元(U6)、第三全加器(U7)、第三延迟单元(U8)、第四全加器(U9)、量化单元(U10)、数据输入端(D_IN)、延迟单元的时钟控制信号(CLK)、数据输出端(D_OUT)、第一比例系数(K1)、第二比例系数(K2)、第三比例系数(K3)、第四比例系数(K4)及第五比例系数(K5)；所述第一减法器(U1)有两个输入端，被减数一端为数据输入端(D_IN)，减数一端和数据输出端(D_OUT)相连接；所述第一全加器(U2)有两个输入端，一端与(U1)的输出端相连接，另一端与(U3)的输出端相连接；所述第一延迟单元(U3)的数据输入端与第一全加器(U2)的输出端相连接，时钟控制端与延迟单元的时钟控制信号(CLK)相连接；所述第二减法器(U4)有三个输入端，分别为一个被减数和两个减数，被减数一端与第一延迟单元(U3)的输出端相连接，一个减数端与第五比例系数(K5)的输出端相连，另一个减数端与第四比例系数(K4)的输出端相连接；所述第二全加器(U5)有两个输入端，一端与第二减法器(U4)的输出端相连接，另一端与第二延迟单元(U6)的输出端相连接；所述第二延迟单元(U6)的数据输入端与第二全加器(U5)的输出端相连接，时钟控制端与延迟单元的时钟控制信号(CLK)相连接；所述第三全加器(U7)有两个输入端，一端与第二延迟单元(U6)的输出端相连接，另一端与第三延迟单元(U8)的输出端相连接；所述第三延迟单元(U8)的数据输入端与第三全加器(U7)的输出端相连接，时钟控制端与延迟单元的时钟控制信号(CLK)相连接；所述第三比例系数(K3)的输入端与第三延迟单元(U8)的输出端相连接；所述第四全加器(U9)有三个输入端，一端与第三比例系数(K3)的输出端相连接，另一端与第二比例系数(K2)的输出端相连接，最后一端与第一比例系数(K1)的输出端相连接；所述量化单元(U10)的输入端与第四全加器(U9)的输出端相连接，量化单元(U10)的输出端为该增量总和调制器的数据输出端(D_OUT)，输出端(D_OUT)的输出位数为四位，其中最高位为符号位，低三位为数据位；所述第一比例系数(K1)的输入端与第一延迟单元(U3)的输出端相连接；所述第二比例系数(K2)的输入端与第二延迟单元(U6)的输出端相连接；所述第四比例系数(K4)的输入端与第三延迟单元(U8)的输出端相连接；所述第五比例系数(K5)的输入端与第二延迟单元(U6)的输出端相连接。