倍频系统及实现倍频的方法

摘要：

一种倍频系统，用于对一输入时钟进行处理后输出一N倍频的单相时钟，其中N大于等于2，所述倍频系统包括一接收所述输入时钟的分频器、一与所述分频器相连的插值器、一与所述插值器相连的相位均衡器及一与所述相位均衡器相连的组合逻辑电路，所述分频器输出两相频率为所述输入时钟一半频率的正交时钟至所述插值器，所述插值器输出2N相时钟至所述相位均衡器，所述相位均衡器对所述2N相时钟之间的相位差进行均匀化，所述组合逻辑电路将均匀化后的2N相时钟合成为N倍频的单相时钟。本发明还进一步提供了一种实现倍频的方法。本发明无需反馈电路、稳定的速度较快且能够节约面积、减小功耗。

专利类型：发明专利

申请/专利号：CN201010251857.2

申请日期：2010-08-12

公开/公告号：CN101938277A

公开/公告日：2011-01-05

主分类号：H03L7/18(2006.01)I

申请/专利权人:四川和芯微电子股份有限公司

发明/设计人:全勇;武国胜

主申请人地址:610041 四川省成都市高新区孵化园7号楼402室

国别省市代码:四川;51

权利要求：

一种倍频系统，用于对一输入时钟进行处理后输出一N倍频的单相时钟，其中N大于等于2，其特征在于：所述倍频系统包括一接收所述输入时钟的分频器、一与所述分频器相连的插值器、一与所述插值器相连的相位均衡器及一与所述相位均衡器相连的组合逻辑电路，所述分频器输出两相频率为所述输入时钟一半频率的正交时钟至所述插值器，所述插值器输出2N相时钟至所述相位均衡器，所述相位均衡器对所述2N相时钟之间的相位差进行均匀化，所述组合逻辑电路将均匀化后的2N相时钟合成为N倍频的单相时钟。