具有两点调制和自适应延迟匹配的数字锁相回路

摘要：

本发明描述一种支持两点调制具有自适应延迟匹配的数字锁相回路(DPLL)。所述DPLL包括分别支持振荡器的频率和/或相位的宽带和窄带调制的高通调制路径和低通调制路径。所述DPLL可自适应地调整一个调制路径的延迟以与另一调制路径的延迟匹配。在一个设计中，所述DPLL包括自适应延迟单元，其为所述两个调制路径中的一者提供可变延迟。在所述自适应延迟单元内，延迟计算单元基于施加到所述两个调制路径的调制信号和所述DPLL中的相位误差信号确定所述可变延迟。内插器提供所述可变延迟的分数部分，且可编程延迟单元提供所述可变延迟的整数部分。

专利类型：发明专利

申请/专利号：CN200980153932.7

申请日期：2009-12-09

公开/公告号：CN102273066A

公开/公告日：2011-12-07

主分类号：H03C3/09(2006.01)I

申请/专利权人:高通股份有限公司

发明/设计人:耿吉峰;加里·约翰·巴兰坦;丹尼尔·F·菲利波维奇

主申请人地址:美国加利福尼亚州

专利代理机构:北京律盟知识产权代理有限责任公司 11287

代理人:宋献涛

国别省市代码:美国;US

权利要求：

一种设备，其包含：数字锁相回路(DPLL)，其操作以执行经由第一和第二调制路径的两点调制且自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配。