时间数字转换器的增益正规化

摘要：

本发明涉及TDC系统(20)的正规化。TDC系统(20)由一个TDC核(21)，一个增益正规化电路(22)以及一个调节器(23)组成。TDC核(21)由一系列各不相同的延迟元件组成，并将基准时钟信号(FREF)和可控时钟信号(CLK)之间的时差转化为数字字形式的TDC原始输出代码。调节器(23)通过调节输出代码来完成增益的正规化。增益正规化电路(22)至少由一个处理器组成，处理器用来分析输出代码值的出现概率，并根据该出现概率决定调节器(23)做出调整。

专利类型：发明专利

申请/专利号：CN200980145552.9

申请日期：2009-11-16

公开/公告号：CN102217198A

公开/公告日：2011-10-12

主分类号：H03M1/50(2006.01)I

申请/专利权人:NXP股份有限公司

发明/设计人:蒂莫泰·J·里奇尔斯

主申请人地址:荷兰艾恩德霍芬

专利代理机构:中科专利商标代理有限责任公司 11021

代理人:王波波

国别省市代码:荷兰;NL

权利要求：

一种时间数字转换器TDC系统，用于全数字锁相环电路，所述TDC系统包括：TDC核，配置用于从可控振荡器接收可控的时钟信号，从基准振荡器接收基准时钟信号，并且配置用于将所述可控时钟信号和所述基准时钟信号的边沿之间的时间差转换成输出代码；以及增益校正电路，用来校正所述TDC核的增益，所述增益校正电路包括：增益正规化电路，配置用于将所述TDC核的增益正规化成所述可控振荡器的周期；以及调节器，与所述增益正规化电路相连，所述调节器配置用于通过调节所述输出代码来执行增益正规化；其中，所述TDC核包括一组标称相同的延迟元件，每一个延迟元件引入单位延迟；以及所述增益正规化电路包括处理器，所述处理器配置用于分析所述输出代码的出现概率，并且配置用于根据所述出现概率确定调节器所进行的调节。