利用Σ-Δ调制器控制的分频器进行的频率变换

摘要：

一种基于锁相环(PLL)的频率变换器提供了用参考路径内的∑-Δ调制器(SDM)增强的分频器。PLL被设置为全数字PLL并且包括bang-bang相位频率检测器、数字环路滤波器和数字控制的振荡器。频率变换器位于用于分频的参考时钟路径内或者位于用于倍频的PLL反馈回路路径内。SDM生成被设定为具有已知随机性质的可预测噪声特性，能够被用于平滑bang-bang相位频率检测器内的任何不连续。SDM的可预测噪声可以生成消除任何硬性不连续的抖动延迟。这样就允许设计出基于bang-bang相位频率检测器的数字PLL。

专利类型：发明专利

申请/专利号：CN200980144580.9

申请日期：2009-11-12

公开/公告号：CN102210103A

公开/公告日：2011-10-05

主分类号：H03L7/197(2006.01)I

申请/专利权人:美国亚德诺半导体公司

发明/设计人:W·帕尔莫;K·詹蒂勒

主申请人地址:美国马萨诸塞州

专利代理机构:中国国际贸易促进委员会专利商标事务所 11038

代理人:金晓

国别省市代码:美国;US

权利要求：

一种用于对参考时钟信号进行频率变换的频率变换器，包括：可变分频器，具有用于输入时钟信号的输入和用于分频的时钟信号的输出，所述分频器的分频比是连续可变的，并且因此向所分频的时钟信号的边沿引入可预测的噪声特性；数字锁相环PLL，具有用于输出时钟信号的输出，所述PLL包括：二进制的相位频率检测器PFD，其具有用于分频的时钟信号的输入和用于比较时钟信号的输入，数字环路滤波器，具有耦合至PFD输出的输入，以及数字控制的晶体振荡器DCXO，具有耦合至数字环路滤波器输出的输入和用于输出时钟信号的输出。