数字锁相回路中的累积相位-数字转换

摘要：

本发明揭示用于在数字锁相回路(DPLL)中将信号的累积相位转换成数字值的技术。在示范性实施例中，将信号耦合到将所述信号的频率除以除法器比率N的除以N模块。将所述被除信号输入到德耳塔相位-数字转换器，所述德耳塔相位-数字转换器测量所述被除信号的上升沿与参考信号的上升沿之间的相位差。组合累积除法器比率与所述测得的相位差以给出累积数字相位。本发明揭示用于使用西格玛-德耳塔调制器来变化所述除法器比率N的进一步技术。

专利类型：发明专利

申请/专利号：CN200980130269.9

申请日期：2009-08-05

公开/公告号：CN102113217A

公开/公告日：2011-06-29

主分类号：H03L7/085(2006.01)I

申请/专利权人:高通股份有限公司

发明/设计人:张刚

主申请人地址:美国加利福尼亚州

专利代理机构:北京律盟知识产权代理有限责任公司 11287

代理人:宋献涛

国别省市代码:美国;US

权利要求：

一种用于产生目标信号的累积相位的数字表示的方法，所述方法包含：将所述目标信号的频率除以除法器比率N以产生被除信号；将所述除法器比率N累积为累积整数相位；产生所述被除信号中的事件与参考信号中的对应事件之间的相位差的数字表示；以及组合所述累积整数相位与所述数字相位差，以产生所述目标信号的所述累积相位的所述数字表示。