信号处理装置

摘要：

一种信号处理装置包括设置为时钟控制延迟线(CDL)的锁存器(XDL，L1，L2)串，该延迟线具有彼此耦合的数据输入和数据输出，以形成反相环。对于锁存器串中一锁存器(L2)，使能电路(ACDL)根据所关注的锁存器在一个时钟周期之前从锁存器串中前一锁存器(L1)接收到给定的二进制值还是该给定二进制值的反转，相应地允许或禁止所关注的锁存器(L2)改变状态。这种电路配置实现了具有相对小占空比误差的低成本按奇数分频。

专利类型：发明专利

申请/专利号：CN200980126675.8

申请日期：2009-07-07

公开/公告号：CN102089977A

公开/公告日：2011-06-08

主分类号：H03K23/54(2006.01)I

申请/专利权人:NXP股份有限公司

发明/设计人:约翰内斯·胡伯图斯·安东尼奥斯·布雷克尔曼斯

主申请人地址:荷兰艾恩德霍芬

专利代理机构:中科专利商标代理有限责任公司 11021

代理人:倪斌

国别省市代码:荷兰;NL

权利要求：

一种信号处理装置，包括：设置为时钟控制延迟线(CDL)的锁存器(XDL，L1，L2)串，该延迟线具有彼此耦合的数据输入和数据输出，以形成反相环；以及使能电路(ACDL)，设置为对于所述锁存器串中一锁存器(L2)，根据所关注的锁存器在一个时钟周期之前从所述锁存器串中前一锁存器(L1)接收到给定的二进制值还是该给定二进制值的反转，相应地允许或禁止所关注的锁存器(L2)改变状态。