控制数字锁相环(DPLL)中的功率消耗的系统和方法

摘要：

一种设备包含可编程频率装置，所述可编程频率装置适于产生选自一组相异频率时钟的参考时钟，其中所述可编程频率装置进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的相同时间关系。所述设备进一步包含例如数字锁相环(DPLL)的锁相环(PLL)，所述锁相环(PLL)使用所述选定参考时钟以建立输入信号与输出信号之间的预定相位关系。通过在相异频率时钟之间切换时维持所述参考时钟的大体上相同的时间关系，在改变所述参考时钟的同时未显著地干扰所述锁相环(PLL)的连续且有效的操作。此可用以控制所述设备的功率消耗。

专利类型：发明专利

申请/专利号：CN200980115288.4

申请日期：2009-04-29

公开/公告号：CN102017418A

公开/公告日：2011-04-13

主分类号：H03L7/00(2006.01)I

申请/专利权人:高通股份有限公司

发明/设计人:孙博;加里·约翰·巴兰坦;居坎瓦尔·辛格·萨霍塔

主申请人地址:美国加利福尼亚州

专利代理机构:北京律盟知识产权代理有限责任公司 11287

代理人:宋献涛

国别省市代码:美国;US

权利要求：

一种设备，其包含：可编程频率装置，其适于产生选自一组相异频率时钟的参考时钟，且进一步适于在所述相异频率时钟之间切换时维持所述参考时钟的触发沿的大体上相同的时间关系；以及锁相环(PLL)电路，其适于使用所述参考时钟而建立输入信号与输出信号之间的预定相位关系。