分数N锁相环路中的Δ-Σ调制器时钟抖动

摘要：

彼供应至分数N锁相环路中的Δ-∑调制器的时钟信号经抖动。在一个实例中，所述PLL包括新颖的可编程时钟抖动电路。所述可编程时钟抖动电路可经由串行总线来控制从而以若干种方式中的选定方式来抖动所述时钟信号的相位。如果以第一方式(伪随机相位抖动)来抖动所述时钟信号，那么由所述Δ-∑调制器产生的数字噪声的功率散布于一频带上，借此降低所述噪声干扰其它电路的程度。如果以第二方式(旋转相位抖动)来抖动所述时钟信号，那么频移数字噪声的功率，使得所述噪声干扰其它电路的程度降低。可以其它方式来控制所述可编程时钟抖动电路。举例而言，可以可编程方式停用抖动。

专利类型：发明专利

申请/专利号：CN200980106190.2

申请日期：2009-02-26

公开/公告号：CN101953076A

公开/公告日：2011-01-19

主分类号：H03L7/197(2006.01)I

申请/专利权人:高通股份有限公司

发明/设计人:徐阳;张刚;普拉萨德·S·古德曼

主申请人地址:美国加利福尼亚州

专利代理机构:北京律盟知识产权代理有限责任公司 11287

代理人:宋献涛

国别省市代码:美国;US

权利要求：

一种锁相环路(PLL)电路，其包含：相位检测器，其接收参考时钟信号和反馈时钟信号；以及环路除法器，其接收所述第一时钟信号并将所述反馈时钟信号供应至所述相位检测器，其中所述环路除法器包含：Δ?∑调制器，其输出多位数字除数值；除法器，其接收所述第一时钟信号和所述多位数字除数值，且其输出所述反馈时钟信号；以及时钟抖动电路，其将经抖动的时钟信号供应至所述Δ?∑调制器。