涉及多排LLR缓冲器的解交织机制

摘要：

解交织器生成多个解交织再排序物理(DRP)地址以将相对应的多个LLR值同时写入到多排存储器中以使得一次不超过一个LLR值被写入到该多排存储器的每个排中。如此并行写入的序列导致子分组传输的LLR值被存储在存储器中。在DRP地址的生成期间执行的地址翻译致使LLR值以使得解码器可按照解交织顺序从存储器读取出LLR值的方式存储在各排内。排的每个存储器位置是用于存储多个相关LLR值的字位置，其中一个LLR值伴随其奇偶校验值被存储。同时对多个LLR值写入的能力被用来以快速且具效率的方式清除位置。

专利类型：发明专利

申请/专利号：CN200980106012.X

申请日期：2009-03-17

公开/公告号：CN101953077A

公开/公告日：2011-01-19

主分类号：H03M13/27(2006.01)I

申请/专利权人:高通股份有限公司

发明/设计人:A·罗斯坦普什;R·N·查拉;I·姚;D·J·桑托斯;M·M·纳特

主申请人地址:美国加利福尼亚州

专利代理机构:上海专利商标事务所有限公司 31100

代理人:毛力%袁逸

国别省市代码:美国;US

权利要求：

一种方法，包括：(a)生成多个解交织再排序物理(DRP)地址；以及(b)使用所述DRP地址将相对应的多个(对数似然比)LLR值同时写入到多排存储器中，其中所述多排存储器包括多个排，且其中一次不超过一个LLR值被写入到所述多排存储器的每个排中。