一种高速宽带可编程的数字分频器

摘要：

本发明涉及一种高速宽带可编程的数字分频器，属于CMOS数字电路设计技术。所述数字分频器包括重载单元，比特单元和终止逻辑控制检测器单元；重载单元，用于接受预先设定的分频数，输出给比特单元，并当终止逻辑控制检测器单元输出一个高电平重置脉冲时，回到预设值，重新开始计数；比特单元，用于进行分频脉冲计数；终止逻辑控制检测器单元，用于检测比特单元的计数输出，同时输出分频后的时钟信号与高电平重置脉冲。本发明通过采用比特单元，结构简单，操作速度快，使分频器能工作在高达3GHz的频率上，适用于高速宽带的锁相环电路中。

专利类型：发明专利

申请/专利号：CN200910312942.2

申请日期：2009-12-31

公开/公告号：CN102118158A

公开/公告日：2011-07-06

主分类号：H03K23/66(2006.01)I

申请/专利权人:中国科学院微电子研究所

发明/设计人:陈铖颖;范军;周玉梅

主申请人地址:100029 北京市朝阳区北土城西路3号

专利代理机构:北京市德权律师事务所 11302

代理人:王建国

国别省市代码:北京;11

权利要求：

一种高速宽带可编程的数字分频器，其特征在于，包括重载单元(10)，比特单元(11)和终止逻辑控制检测器单元(12)；所述重载单元(10)，用于接受预先设定的分频数，输出给比特单元(11)，并当终止逻辑控制检测器单元(12)输出一个高电平重置脉冲时，回到预设值，重新开始计数；所述比特单元(11)，用于进行分频脉冲计数；所述终止逻辑控制检测器单元(12)，用于检测比特单元(11)的计数输出，同时输出分频后的时钟信号与高电平重置脉冲。