复杂性低的伪正交码发生器

摘要：

本发明涉及一种伪正交码发生器，通过实施使用组合电路而不使用只读存储器(ROM)电路的伪正交码发生器，使得该伪正交码发生器不仅简化了整体配置，还具有快速的运算速度，并且通过减少门区域而减少其总体尺寸。本发明的伪正交码发生器由以下组件组成，或包括以下组件：将串行传输数据转换为9位并行数据的串并转换器；反复地从0计数到15的4位计数器；和组合电路单元，其利用所述9位并行数据和所述4位计数器值顺序地生成16位伪正交码，其中所述组合电路单元的运算由以下等式组成：并且，其中C(I)是所述9位并行数据的伪正交码，0≤I≤15，b0～b9是所述并行数据，i0～i3是二进制化所述I得到的4位计数器值，I是16位伪正交码的指示数。

专利类型：发明专利

申请/专利号：CN200910262784.4

申请日期：2009-12-31

公开/公告号：CN102055437A

公开/公告日：2011-05-11

主分类号：H03K3/02(2006.01)I

申请/专利权人:电子部品研究院

发明/设计人:金容诚;徐京鹤;赵镇雄;李铉锡;权大吉;林容锡

主申请人地址:韩国京畿道城南市盆唐区野塔洞68番地

专利代理机构:北京安信方达知识产权代理有限公司 11262

代理人:张春媛%阎娬斌

国别省市代码:韩国;KR