一种高速低功耗多码率的Viterbi译码器
本发明公开了一种高速低功耗多码率的Viterbi译码器，包括分支度量单元、加比选单元、路径度量存储单元、幸存路径存储单元、输出单元和控制单元，加比选单元接收分支度量单元的分支度量值并将处理后得到的幸存路径送到幸存路径存储单元进行译码处理得到译码比特，同时将加比选得到的路径度量值存入路径度量存储单元以备下次的加比选处理。本发明适用于(2，1，7)卷积码的Viterbi译码器，具有高吞吐率，低功耗特点，可支持1/2，2/3，3/4，5/6码率。译码器采用全并行的加比选(ACS)单元，最高位清零防溢出处理，采用了一种可降低功耗的寄存器交换法，可有效减少寄存器翻转动态功耗，能根据信噪比的大小自动调整功率。
发明专利
CN200910237835.8
2009-11-11
CN102064839A
2011-05-18
H03M13/41(2006.01)I
中国科学院微电子研究所
朱勇旭;吴斌;张振东;周玉梅
100029 北京市朝阳区北土城西路3号
中科专利商标代理有限责任公司 11021
周国城
北京;11
一种高速低功耗多码率的Viterbi译码器，其特征在于，包含分支度量单元、加比选单元、路径度量存储单元、幸存路径存储单元、输出单元和控制单元，其中：分支度量单元，用于计算接收符号与网格图分支上相应分支符号之间的距离，并将计算结果输出给加比选单元；加比选单元，用于将进入每一状态的两条分支的前一时刻的幸存路径度量值与相应分支度量分别进行相加，进行比较并选取其中较小的为更新的幸存路径度量值，对应的路径为幸存路径，然后将幸存路径度量值输出给路径度量存储单元，将幸存路径输出给幸存路径存储单元；路径度量存储单元，用于存储加比选单元输出的更新的路径度量值；幸存路径存储单元，用于通过对加比选单元输出的幸存路径进行处理来得到译码比特，并输出给输出单元；输出单元，用于完成译码器的缓冲输出；控制单元，用于控制译码器中分支度量单元、加比选单元、路径度量存储单元、幸存路径存储单元和输出单元的协调工作与同步。