基于FPGA的LVDS接口电路和数据传输方法

摘要：

本发明提供了一种基于FPGA的低电压差分信号传输接口电路，包括：字节组合器，用于将输入的多路低速并行数据转换成一路高速并行数据作为输出；时钟比特添加器，向所述一路高速并行数据添加时钟比特；低电压差分信号传输接口，将添加时钟比特之后的并行数据转换为串行数据进行发送；以及锁相环，用于向低电压差分信号传输接口提供时钟信号。本发明还提供了一种低电压差分信号传输方法。本发明能够高效和稳定地接收高速数据，并减小训练时间和简化时钟的设计方案。

专利类型：发明专利

申请/专利号：CN200910200874.0

申请日期：2009-12-21

公开/公告号：CN102104375A

公开/公告日：2011-06-22

主分类号：H03K19/0175(2006.01)I

申请/专利权人:上海贝尔股份有限公司

发明/设计人:李优杏;何虎刚

主申请人地址:201206 上海市浦东新区宁桥路388号

专利代理机构:中科专利商标代理有限责任公司 11021

代理人:王波波

国别省市代码:上海;31

权利要求：

一种基于FPGA的低电压差分信号传输接口电路，包括：字节组合器，用于将输入的多路低速并行数据转换成一路高速并行数据作为输出；时钟比特添加器，向所述一路高速并行数据添加时钟比特；低电压差分信号传输接口，将添加时钟比特之后的并行数据转换为串行数据进行发送；以及锁相环，用于向低电压差分信号传输接口提供时钟信号。