一种FPGA阵列处理板
本发明涉及一种FPGA信号处理板，属于数字信号处理技术领域。该处理板包括一个电源模块、四个FPGA处理子模块、一个FPGA收发模块、一个互联芯片组模块和一个FPGA加载模块，FPGA处理子模块和FPGA收发模块采用全互联方式连接，每两个模块间的互联带宽高达1.6B/s。本处理板通过PCI总线、RapidIO总线以及源同步接口实现了对外的多种高速接口，并搭载了容量为4GB的DDR SDRAM，存储带宽高达10688MB/s。采用DSP+CPLD+NAND的配置组合使板上FPGA具有灵活的配置方式。本发明适合应用于信号处理实时性要求苛刻的场合，如雷达信号处理、图像处理、通讯基站等。
发明专利
CN200910087850.9
2009-06-24
CN101588175
2009-11-25
H03K19/177(2006.01)I
北京理工大学
谢 民;刘国满;冀连营;高梅国;方秋均
100081北京市海淀区中关村南大街5号
北京理工大学专利中心
张利萍
北京;11
1.一种FPGA阵列处理板，使用DSP芯片和多片FPGA芯片实现高速信号处理能力，其特征在于：该处理板包括一个电源模块、四个FPGA处理子模块、一个FPGA收发模块、一个互联芯片组模块和一个FPGA加载模块，其中：电源模块用于向板上的各功能模块提供工作电压；FPGA处理子模块和FPGA收发模块上均设计了多个源同步接口，4个FPGA处理子模块与FPGA收发模块之间通过这些源同步接口按全互联的拓扑结构互联，从而实现模块间点到点的高速数据传输；FPGA处理处理子模块通过源同步接口连接至PMC接插件的JN3和JN4用于实现板间扩展；FPGA收发模块通过源同步接口连接至CPCI自定义接插件J4和J5，用于实现板间扩展；FPGA收发模块与互联芯片组模块间通过EMIF总线互联；互联芯片组模块通过串行RapidIO接口在CPCI自定义接插件J3上实现板间互联；FPGA加载模块包括一片CPLD芯片和一片NAND芯片，连接在互联芯片组模块的EMIF总线上，并与FPGA处理子模块以及FPGA收发模块的SelectMAP配置总线相连，实现对板上FPGA芯片的主机配置和CPLD配置两种配置方式，在主机配置方式下，主机通过PCI将配置程序传递给互联芯片组，由互联芯片组模块通过FPGA加载模块访问FPGA的SelectMAP配置接口，完成所有FPGA的配置；在CPLD配置模式下，首先通过互联芯片组将配置数据通过FPGA加载模块中的CPLD写入NAND存储体，上电后由CPLD读取NAND存储体内的配置数据，通过FPGA的SelectMAP配置接口完成FPGA的程序配置；每个FPGA处理子模块包括有DDR SDRAM和ZBT SRAM，可用于保存运算数据和参数。