基于自偏置电压-时间转换电路的时间域比较器
基于自偏置电压-时间转换电路时间域比较器，属于数据转换器技术领域，其特征在于，该比较器由自偏置场效应管电压控制延迟的电压-时间转换电路，对称时间-数字转换单元依次串连组成；由于采用时间到数字转换技术，用对称时间-数字单元代替DFF触发器，因而能在60MHz的速度下分辨出低于10uV的输入电压差，同时本发明没有使用任何电阻，因而面积小，功耗低。
发明专利
CN200910087476.2
2009-06-22
CN101577547
2009-11-11
H03M1/50(2006.01)I
清华大学
克兵格·赛客帝·玻梅;杨华中;乔 飞
100084北京市100084-82信箱
北京;11
1、基于自偏置电压-时间转换电路的时间域比较器，其特征在于，含有基于自偏置电压-时间转换电路和对成时间转换电路，其中：所述自偏置电压-时间转换电路含有：十二个NMOS管(N1，N2，N3，…，N12)，四个PMOS管(P1，P2，P3，P4)，六个反相器(I1，I2，I3，I4，I5，I6)，连个时钟控制反相器(CI1，CI2)，以及两个负载电容(C1，C2)，其中：所述第一PMOS管(P1)，第二PMOS管(P2)，第三PMOS管(P3)，以及第四PMOS管(P4)这四个PMOS管的原极相连后接电源电压，所述第一NMOS管(N1)和第二NMOS管(N2)的原极相连后接地，所述第三NMOS管(N3)和所述第四MOS管(N4)的原极相连后接地，所述第一NMOS管(N1)的栅极和第五NMOS管(N5)的栅极相连后接输入电压信号(VIN)，所述第三NMOS管(N3)的栅极和第六NMOS管(N6)的栅极相连后接参考电压信号(VREF)，所述第一POS管(P1)，第七NMOS管(N7)，第八NMOS管(N8)，以及第二PMOS管(P2)这四个MOS管的栅极相连后接时钟种信号(CLK)，所述第一时钟控制反相器(CI1)的控制端和第二时钟控制反相器(CI2)的控制端相连后接所述时钟信号(CLK)，所述负载电容(C1)的上极板同时和所述第一PMOS管(P1)的漏极，第七NMOS管(N7)的漏极，第九NMOS管(N9)的栅极以及第三PMOS管(P3)的栅极相连，所述第二负载电容(C2)的上极板同时和所述第二PMOS管(P2)的漏极，第八NMOS管(N8)的漏极，第四PMOS管(P4)的栅极，以及第十NMOS管(N10)的栅极相连，所述第一负载电容(C1)和第二负载电容(C2)的下极板共地，所述第一反相器(I1)的输入端接所述时钟信号(CLK)，该第一反相器(I1)的输出端同时和所述第二NMOS管(N2)的栅极，第三NMOS管(N3)的栅极，以及所述第二反相器(I2)得输入端相连，而该第二反相器(I2)得输出端和所述第九NMOS管(N9)，第十NMOS管(N10)这连个NMOS管的漏极相连，所述第七NMOS管(N7)的原极和第十一NMOS管(N11)的漏极相连，而该地是一NMOS管(N11)的原极同时和第五NMOS管(N5)的楼记和第二NMOS管(N2)得漏极相连，所述第五NMOS管(N5)的原极和第一NMOS管(N1)的漏极相连，所述第八NMOS管(N8)的漏极和第十二NMOS管(N12)的漏极相连，而该第十二NMOS管(N12)的原极和所述第六NMOS管(N6)的漏极，第三NMOS管(N3)的楼记相连，所述第六NMOS管(N6)的原极和第四NMOS管(N4)的漏极相连，所述第三PMOS管(P4)的漏极和第九NMOS管(N9)的漏极相连后构成第一个电压输出端(Vo1)，该第一个嗲亚输出端(Vo1)与串所述第一时钟控制反相器(C1)的输入端相连，而该第一时钟控制反相器(C1)的输出端同时与所述第十一NMOS管(N11)的栅极，以及所述第三反相器(I3)的输入端相连，该第三反相器(I3)的输出端在正向串接一个所述的第五反相器(I5)后与所述对成时间-数字转换电路的脉钟电压输入端(TIN)相接，所述第四PMOS管(P4)的漏极与第十NMOS管(N10)的漏极相连后构成第二个电压输出端(Vo2)，该第二个电压输出端(Vo2)再与所述第二时钟控制反相器(CI2)的输入端相连，而该第二时钟控制反相器(CI2)的输出端同时与所述第十二NMOS管(N12)的栅极，以及所述第四反相器(I4)的输入端相连，而该第四反相器(I4)的输出端在正向串接一个所述第六反相器(I6)后再连所述对成时间-数字转换电路的参考脉钟输入端(TREF)；所述对成时间-数字转换电路含有：四个PMOS管(P5，P6，P7，P8)，六个NMOS管(N13，N14，N15，N16，N17，N18)，以及六个反相器(I7，I8，I9，I10，I11，I12)，其中：所述第五PMOS管(P5)的原极和第六PMOS(P6)的原极相连后接电源电压(VDD)，所述六个NMOS管各个原极共地，所述第八PMOS管(P8)的栅极和第十八NMOS管(N18)的栅极相连后接所述输入脉钟输入端(TIN)，所述第七PMOS管(P7)的栅极和第十四NMOS管(N14)的栅极相连后接所述参考脉钟输入端(TREF)，所述第七反相器(I7)的输入端同时和所述第十六NMOS管(N16)的栅极，第十五NMOS管(N15)的栅极，第十七NMOS管(N17)的漏极，第八PMOS管(P8)的漏极，以及第十八NMOS管(N18)的漏极相连，所述第七反相器(I7)的输出端和所述第七POS管(N7)的原极相连，所述第八反相器(I8)的输入端同时和所述第十三NMOS管(N13)的栅极，第七PMOS(P7)的漏极，第十四NMOS管(N14)的漏极，第十五NMOS管(N15)的漏极，以及第十七NMOS管(N17)的山脊相连，而该第八反相器(I8)的输出端和所述第八PMOS管(P8)的原极相连，所述第五PMOS管(P5)的漏极和第十三NMOS管(N13)的漏极相连后构成所述对成时间-数字转换电路的第一输出端(DH)，该第一输出端(DH)同时和所述第九反相器(I9)的输入端，以及所述第十反相器(I10)的输出端相连，而所述第九反相器(I9)的输出端与所述第十反相器(I10)的输入端相连，的漏极相连后，构成所述对成时间-数字转换电路第二输出端(DL)，该第二输出端(DL)同时与所述第十一反相器(I11)的输入端，以及所述第十二反相器(I12)的输出端相连，该第十一反相器(I11)的输出端与该第十二反相器(I12)的输入端相连，所述对成时间-数字转换电路的第一个输出端(DH)同时与所述第六PMOS管(P6)的栅极相连，所述对成时间-数字转换电路的第二输出端(DL)同时与所述第五PMOS管(P5)的栅极相连。