一种LDPC译码器的最小值计算装置及其构造方法
本发明涉及一种LDPC译码器的最小值计算装置及其构造方法，该装置包括多级排序单元和查询单元，多级排序单元以分级方式完成排序-查询式最小值计算方法中的排序步骤，分级方式以递归方式划分输入集合，对每次划分得到的若干个集合进行的最小值、次最小值以及最小值序号计算操作构成一级，从而形成分级式硬件结构，分级结构为规则分级或非规则分级结构，基于规则分级的最小值计算装置的构造方法，通过确定分级的基数逐级构成多级排序单元。本发明可以简化LDPC译码器HPU的设计，降低HPU的硬件资源消耗量，且很容易实现对LDPC译码器HPU进行流水线设计，从而分解HPU的关键路径，提高LDPC译码器的工作速率和数据吞吐率。
发明专利
CN200910076867.4
2009-01-23
CN101478313
2009-07-08
H03M13/11(2006.01)I
清华大学
彭克武;江 南;杨知行;潘长勇
100084北京市海淀区清华园北京100084-82信箱
北京路浩知识产权代理有限公司
张国良
北京;11
1、一种LDPC译码器的最小值计算装置，其特征在于，包括：输入单元，用于输入变量节点信息绝对值ρj，0≤j≤λ-1，λ为LDPC译码器中的水平运算单元输入的变量节点信息的个数；多级排序单元，包括一个第一级排序单元、零或若干个中间级排序单元、和一个最后一级排序单元，其中：第一级排序单元包括A1个比较选择单元D1，A1>1，输入单元所输入的ρj划分为A1个集合，对应输入到A1个D1中，每个D1计算并输出其对应输入集合的一组最小值、次最小值及最小值序号；中间级排序单元中的第t级排序单元包括At个合并电路Dt，2≤t≤T-1，A1>A2>...>AT-1>1，将上一级排序单元的输出映射为At个集合并合并，对应输入到At个Dt中，每个Dt计算并输出其对应输入集合的一组最小值、次最小值及最小值序号；最后一级排序单元包括一个合并电路DT，将上一级排序单元的输出映射为一个集合并合并，对应输入到DT中，DT计算并输出其对应输入集合中的最小值mF、次最小值smF及最小值序号iF，完成排序；查询单元，用于根据最后一级排序单元输出的mF、smF和iF查询得到水平运行单元所需的变量节点对应的最小值。